推进半导体技术发展的五大趋势

过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。这些增长将继续为高性能计算市场领域开发新应用程序。

首先，5G将让数据量呈指数级增长。我们需要越来越多的服务器来处理和存储这些数据。2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。在云游戏和人工智能等新兴应用的推动下，GPU预计将实现更快增长。例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒9.1兆兆位的新世界纪录。

第二个主要驱动因素是移动SoC——智能手机芯片。这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。

除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。我们将这些创新归纳为半导体技术的五大发展趋势。

趋势一:摩尔定律还有用，将为半导体技术续命8到10年…

在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。

在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。

Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。

为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。

除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。另一个关键的除垢助推器是埋地动力轨(BPR)。埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。

将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。Imec设想将Forksheet作为下一代设备。通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。

趋势2: 在固定功率下，逻辑性能的提高会慢下来

有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。

世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。

二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。

除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)

允许我们增加宽高比的金属线(以降低电阻)。同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。

趋势3:3D技术使更多的异构集成成为可能

在工业领域，通过利用2.5D或3D连接的异构集成来构建系统。这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。

在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。这个框架可评估特定技术对系统级性能的影响。例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗?如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么?

为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。

通过3D集成技术实现异质集成。我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。使用混合铜键合也可以将模具直接与硅结合。我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。

由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。这种演变也可以满足更多芯片的多样化和定制化需求。

趋势4:NAND和DRAM被推到极限;非易失性存储器正在兴起

内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。2021年后，这个市场有望再次开始增长。新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。

NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。当今最先进的NAND产品具有128层存储能力。由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。我们正在探索3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。

对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。三星最近宣布EUV DRAM产品将用于10nm (1a)级。除了探索EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。

在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快?如何确保多个CPU核心访问共享缓存时的缓存一致性?限制速度的瓶颈是什么? 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。

趋势5:边缘人工智能芯片行业崛起

边缘 AI预计在未来五年内将实现100%的增长。与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。物联网设备与一个相对靠近边缘服务器进行无线通信。该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。

与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。它还提供了响应速度和减少云服务器工作负载的优点。想象一下，一辆需要基于人工智能做出决定的自动汽车。由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。

今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。对于物联网的实现，将需要更高的效率。Imec的目标是证明推理效率在10.000个Tops /W。

通过研究模拟内存计算架构，我们正在开发一种不同的方法。这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。使用模拟内存计算，节省了来回移动数据的大量能量。2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。为了进一步提高到10.000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。

半导体行业的前世今生

如何才能快速看懂一个行业？先从研究行业是如何赚钱的，如何运作来入手。那行业研究的关键问题:包括行业存在的价值，整个产业链有哪些环节？关键因素是什么？市场和竞争格局如何？谁主导定价权，未来的发展趋势如何？所谓“男怕入错行”，“女怕嫁错郎，研究行业一定是研究朝阳行业，选择那些目前处于成长期，未来还有上升空间。如你选取那些“钢铁、煤炭”产能过剩的研究，最终可能徒劳无功。

行业研究主要从三方面入手：行业历史、行业现状、行业趋势。各个阶段主要研究如下：

我们以半导体行业为例：要了解半导体产业链，首先得知道什么是芯片。芯片是指含有集成电路（IC）的硅片。一个芯片是这样被生产出来的：在自然界中存在的是含硅的石头，这些石头通过一个类似洗衣机的机器，经过离心力和化学反应提纯就成了单晶硅棒。单晶硅棒一般是圆柱体形状的，太厚了，再通过切割工艺切成薄薄的圆片，就是晶圆。最后在晶圆上集成电路，就是芯片了。

（一）行业历史：

1 、世界半导体的发展： 半导体产业起源地为美国，1947 年，晶体管在美国贝尔实验室诞生，标志着半导体时代的开启。1958 年集成电路的出现加速了半导体行业的发展。经过半个世纪，半导体行业已经非常成熟，形成了从半导体材料、设备到半导体设计、制造、封装测试完整的产业链。美国迄今仍在IDM 模式（从设计、制造、封装测试以及投向消费市场一条龙全包）及垂直分工模式中的半导体产品设计环节占据绝对主导地位，而存储器、晶圆代工及封测等重资产、附加值相对低的环节陆续外迁。

2 、中国半导体的发展：（1953-2019年）

90 年代以前，国内半导体主要应用于军事领域。设计、研发主要依靠国有企业和科研单位，生产依靠引进国外落后生产线。我国第一次对微电子产业制定国家规是 1990 年启动的 908 工程，由当时国营江南无线电器材厂（简称 742 厂）和永川半导体研究所无锡分所合并成立了无锡华晶。直到8 年后，国内的第一条 6 英寸生产线才完成验收正式投产。1996 年，909 工程启动，由上海华虹和NEC 合资组建了华虹 NEC，建成了国内的第一条 8 英寸产线。2000 年，中芯国际的成立标志着国内半导体晶圆代工开始走向了世界舞台。2001 年随着中国加入 WTO，外资半导体企业大量进入，国内半导体行业进入快速发展期，经过近二十年的发展，尽管国内培育了大批半导体行业优秀人才，但由于半导体产业链复杂，产业分工细致，我们在各个领域与国外领先水平仍然有着较大差距。

3 、行业周期

半导体行业处于成长期阶段，产品成长期有两个常见特点：一是行业的集中度往往较低；二是行业中好企业和差企业往往都能赚到钱（主要因为供不应求）。由于5G和消费电子等下游企业的快速壮大，高端半导体在国内仍处于成长期，业绩有待爆发。

（二）行业现状

1 、行业产业链

半导体行业目前主流商业模式有两种， 一是IDM模式（上中下游全包）：以英特尔、 三星、 SK海力士为代表， 从设计到制造、 封测直至进入市场全部覆盖；另一种是Fabless（垂直分工）：上游的芯片设计公司（Fabless）负责芯片的设计， 设计好的芯片掩膜版图交由中游的晶圆厂（Foundry）进行制造，加工完成的晶圆交由下游的封装测试公司进行切割、封装和测试，每一个环节由专门公司负责。芯片所在的半导体行业的产业链分为三大块：上游是半导体原材料；中游包括芯片集成电路的IC设计、制造、封测三大环节，属于核心环节；下游是各类市场需求，包括终端电子产品，包括手机、汽车、通讯设备等。中兴通讯的智能手机业务属于半导体行业的下游。

2 、行业现状：

中国已成为全球半导体最大的消费市场中国智能手机、平板电脑、汽车电子、智能家居等物联网市场快速发展，尤其智能手机和平板电脑市场快速增长，对各类集成电路产品需求不断增长，2017年中国半导体消费市场规模在全球市场中的占比已达 32%。国内供给能力不足，进口替代空间大目前，中国半导体产业仍处于初级发展阶段，发展程度低于国际先进水平。尤其在集成电路领域，进口替代空间广阔。2018年我国集成电路出口金额为860.15亿美元，进口金额为3166.81亿美元，贸易逆差同比增长11.21%。2015年起集成电路的进口金额连续4年超过原油，成为我国第一大进口商品。产业链结构逐步向上游扩展2018年，中国集成电路设计业销售收入2519亿元， 所占比重从2012年的28%增加到38%；制造业销售收入1818亿元，所占比重从23%增加到28%；封测业销售收入2194亿元， 所占比重从2012年的48%降低到34%， 结构更加趋于优化。

3 、行业地位和龙头企业

设计处于产业上游，毛利率较高。美国为主的公司处于领先地位，国内起步较晚，目前仍然处于追赶地位。

材料设备是制造和封测的上游。材料市场几乎由日本企业垄断，高端加工设备供应商主要为荷兰、日本、美国企业。

制造集成电路制造技术含量高，资本投入大。中国台湾、美国、韩国的企业处于领先地位。国内龙头目前落后世界领先水平工艺一代，大约5年时间。

封装测试属于产业下游。 目前国内封测领域已经处于世界第一梯队。

4、驱动因素-上涨的动力

①政策是否推动：大基金二期蓄势待发、税收减免已然落地

②技术是否革新：更精密的制程工艺（目前最顶尖的7nm）、更优秀的IC设计、更好的EDA设计软件始终是产业链需求。

③消费买不买账：手机上更快速的处理器，更大的存储空间，更流畅的画面处理效果一直是消费者所追求的极致体验。

5、阻碍因素-面临的风险

①技术瓶颈：目前国内IC设计经验不足，缺少必要的设计辅助工具，制程设备精度不足，工艺流程不如国外先进。

②量产不顺：大量厂商生产的高端半导体良率低，生产成本高，无法大规模量产。

③安全因素：目前无显著安全因素。

（三）行业趋势

1、行业变化：

全球目前共经历过两次半导体产业转移，第三次产业转移将发生在中国。未来中国将有望成为半导体产业第三次转移的核心方向。规模效应将带来成本降低，中国的5G和汽车电子的需求增长也将带来整个产业快速发展，技术也将逐渐转移。第一次产业转移主要以技术、利润含量较低的封装测试环节为主，美国将很多半导体企业的制造部门和封测部门剥离卖出，或者将工厂转移至海外，成就了东芝、日立等企业；第二次产业转移主要以设计与制造分离为主，原先的IDM转换为Fabless+Foundry及OSAT模式，成就了三星、海力士与台积电等企业。而2017-2020年，中国将新建27座晶圆厂，占全球新建厂的44%，大范围的制造产业转移势必会带来技术上的转移，因此，半导体产业向中国转移已成趋势，中国的半导体企业将迎来快速成长的机会。

2、行业空间

由于5G+消费电子的景气度提升，未来的半导体市场规模均呈现不断上升的趋势，其中全球半导体行业规模有望达6123亿，未来增速达9.21%，而中国半导体行业规模有望达到12925亿元，未来增速达18.83%,远超于全球半导体行业，所以未来中国半导体行业空间将会打开，从成长期迈入到成熟期阶段。

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