小白也能看懂 半导体制程工艺生产的秘密

　　昨天三星宣布全新的 10nm LPP 工艺已经投产了，而 LPP 工艺相比骁龙835使用的 LPE 工艺，性能提升了10%，功耗下降了15%。但作为一个辣鸡小编，其实我是看不太懂的，都是10nm制程，怎么还能提升性能呢？这些 LPP、LPE 都是指的什么，还有之前看到的 FinFET 这些词又都指的什么？相信和小编有同样疑问的读者不在少数，索性今天我们就来刨根问底一番，看看现在火热的半导体究竟有哪些秘密。

　　制程的秘密：多少nm很重要吗?

　　摩尔定律大家肯定都知道：每过18个月，单位面积上的晶体管数量增加一倍嘛！然而多年来半导体制程从65nm到32nm，再到28nm，还有近两年的14nm、16nm和10nm，感觉也没什么规律啊！这里我们就需要认识一下尺寸的计算方式，以及“半代升级”和“整代升级”的概念了。

　　首先，单位面积内晶体管数量翻倍并不意味着制程就要缩小一半，缩小一半的话单位面积晶体管数量不就翻4倍吗？所以如果要保证两倍的成长，那么整代升级应该乘以0.7。所以从14nm 到10nm，以及后面从10nm 到7nm，都是遵循了摩尔定律的整代升级。

　　但是在几年以前，我们却经历过一段“半代升级”的风潮，打破了0.7的规律。在 40nm 前后几年，正好是存储器需求飞速发展的时间段，考虑到0.9倍的制程升级就能将闪存容量提升1.24倍，且0.9倍的升级技术简单，半年就能完成，所以不少代工厂开始“半代升级”制程来帮助 NAND 闪存厂商抢占市场。

　　正常来说制程升级应该是45nm—32nm—22nm—14nm—10nm，也就是经典的Tick Tock。但是台积电当年在 45nm 之后却推出40nm，这也迫使英特尔和三星等厂商打破了规律，在2010年前后启用了 NAND 专属的 35nm 制程（有趣的是华为海思四核也用了35nm 制程）。而鸡贼的台积电后来又跳到 28nm，抢占制程高地，这显然让英特尔和三星很不开心，所以后期三星和英特尔都回到了正常的升级策略，并且从那以后，英特尔就一直对半代升级嗤之以鼻（恼羞成怒）。

　　而台积电在坚持了 20nm 和 16nm 两代之后，也主动回到了 10nm 的正轨。原因非常简单，因为 NAND 颗粒并不是制程越小性能越好，20nm 之后就会发生严重的电子干扰，所以在 20nm 制程后，各大厂商都转向了3D NAND 技术（如果大家对闪存有兴趣我们今后也可以科普），再往后大家也不在 NAND 的制程上较劲了。

　　工艺的秘密：这些字母其实很好懂

　　至于后缀的那些英文其实也不难理解，比如 FinFET 工艺（注意哦，多少纳米叫制程，而后缀指的是工艺），这一工艺最早由英特尔在22nm 制程时提出，而现在英特尔、台积电和三星都用的 FinFET 。

　　因为制程中 22nm 是指每个晶体管中两个栅极之间的距离，所以 22nm 并不是指晶体管尺寸，一般一个 22nm 制程的晶体管尺寸高达 90nm ，而栅极间距越小电子流动的时间就越短，所以性能就提升了。但是随着栅极距离越来越小，绝缘效果就会下降导致漏电，所以每经过几代制程升级，就需要有一次工艺升级来解决这个问题。FinFET 之前已经有过High-K、HKMG 等工艺了，而 FinFET 之后，我们还会见证 FD-SOI 、GAA的竞争。

　　至于 FinFET 的原理，它的全称是“鳍式场效晶体管”，简单说来就是讲栅极之间的绝缘层加高，来增强绝缘效果减少漏电现象，是不是觉得挺傻瓜的？但往往是看起来很简单的想法，实现起来却无比困难。

　　说完了 FinFET，我们还有最后一个后缀，就是昨天报道中的 LPP、LPE 了，其实这些指的都是同一代工艺中的不同种类，比如 LPE（Low Power Early） 指早期低功耗工艺，而 LPP(Low Power Plus)指成熟的低功耗工艺，而适用于移动设备的 LP 系列其实还包含 LPC、LPU 。而且这些后缀并不是10nm 专属，三星 FinFET 工艺都是这样的命名方式，比如14nm FinFET 中，骁龙820是 LPP，而骁龙821则是 LPU。

　　并且除了 LP 系列之外，当然还有主打高性能的 HP(High Performance)系列， 这其中又分为很多种，这里就不展开讲了。但是这也只是三星芯片的划分方法，像台积电虽然也是 FinFET 工艺，但是却分为了FinFET Plus、FinFET Compact 等几种。

　　生产的秘密：光刻机被卡脖子啦！

　　说完了技术，我们最后不如落到生产上聊一聊？毕竟随着工艺的提升，对于生产设备的要求也越来越高了，过去各家在蚀刻晶圆的过程中用的都是深紫外光微影系统，简称 DUV，而随着制程超过10nm，现在 DUV 已经满足不了精度要求，这时极紫外光微影系统（EUV）就上线了。

　　说到 EUV 是不是觉得很眼熟？没错，不久前三星刚刚以1.5亿欧元每台的价格从 ASML 订购了10台 EUV ，然而 ASML 这么久也一共才生产了23台，很显然，三星是想在 8nm/7nm 时代抢占先机。这已经不是他们第一次这么做了，当初在 OLED 的发展初期，他们就买走了市面上仅有7台蒸镀机中的5台（蒸镀是OLED 生产中的重要步骤），借此延缓了 LG 和京东方的 OLED 生产计划。

　　总而言之，现在半导体行业在进入10nm 时代之后，无疑将会面临制程、工艺以及生产的三重挑战，未来三星、台积电和 Intel 是会继续三足鼎立，还是会有人旧人掉队、新人加入呢？我们拭目以待！

从5nm+制程聊起 半导体工艺制程龙虎斗（上）

随着9月的来临，科技届年度春晚——苹果秋季发布会也将如约而至。不同于前几年，苹果在新品保密工作上的严丝合缝，这几年随着苹果全球布局产业链，产品保密的难度和可操作性近乎失衡，几乎每年的苹果新品都会被提前曝光，而今年更是如此。

可即便如此，全球科技用户，依旧对苹果新品的到来，充满期待。今年号称“十三香”的iPhone系列更是早早的，从内部架构到外观结构的全面曝光。其中，代表苹果手机核心竞争力的A15仿生芯片，无疑是业界最为关注的焦点。

A15仿生芯片概念图

据供应链消息，iPhone13（命名待定）系列内置的全新A15仿生芯片，采用台积电最新5nm+工艺制程（N5P），是台积电目前量产最先进的制程工艺，苹果也是首个该工艺下的重磅客户，和去年iPhone12一致，苹果为此提前预备了超过1亿的5nm+工艺订单量，用来全面生产新iPhone所需要的A15仿生芯片。

那么问题来了，台积电5nm+工艺制程到底有何过人之处？芯片制造中，工艺制程又是什么？今天，我们就从新iPhone的5nm+工艺制程出发，聊一聊半导体的工艺制程。

01工艺制程是什么？

在了解工艺制程之前，我们需要明白芯片的工作原理，即利用半导体PN结的单向导电性原理，并利用多个晶体管串联的“与”、“或”、“非”构成逻辑门，将电信号转化为0、1数字信号，实现信号传递，从而最终实现单个电流开关驱动数以亿计晶体管进行工作，输出0和1数字信号，转化成二进制进行计算、存储。

图源于网络

在这里，受制于篇幅，就不再展开关于半导体PN结的论述，只需要知道它是由单质硅提炼而来，并具有单向的导电特性即可。

主要聊下能够实现逻辑门开关和闭合的晶体管，了解计算机的朋友对于这个名词应该不会陌生，也大都听过这个故事，全球第一台计算机ENIAC，是由超过17468个电子管、6万个电阻器、1万个电容器和6千个开关组成，每秒仅能运行5千次加法运算；

可其后随着晶体管的问世，IBM公司推出IBM7090型全晶体管大型机，计算性能得到了飞跃，运算速度达到每秒229000次，由此可见晶体管对于现代半导体生态的重要性。

晶体管经过多年工艺演变，已然从初代需要玻璃外壳保护的稀罕物，成为现代半导体工艺最为常见和最不可或缺的关键器件。

晶体管内部

内部示意图

晶体管的内部结构，主要是由源极、漏极和位于它们之间的栅极所组成，其中的栅极长度，便是我们常常所言的工艺尺寸，或者说工艺制程，所谓28nm、10nm乃至于7nm，都是描述从源极到漏极之间栅极长度，业界称之为Gate Length。

02工艺制程演变方向

根据芯片工作原理，我们其实能够知晓，芯片响应速度快慢，取决于单个晶体管内部两级之间的电荷流动速度，为了加速流动，一方面我们能够增加更多的晶体管数量，让电荷快速在不同晶体管中流转起来，另一方面更需要在单个晶体管内部不断缩短阻碍在两级之间的栅极长度，也就Gate Length。

以上两个方向，也就构成了当今世界各大半导体大厂各大工艺制程的主要延展方向，即不断提升芯片内部的晶体管数量，也就是单位空间内的密度问题，同时更要不断缩短单位晶体管内部的Gate Length，加速电荷流动。

显微镜下晶体管排列（图源于网络）

当然值得注意的是，“工艺制程=栅极长度”，工艺制程等同于物理尺寸的说法，实际上从350nm之后，已然失效。那是源于，随着工艺制程推进，Gate Length物理尺寸的缩小已然没有规律可言，但部分业界从业者（没错就是三星、台积电）为了延续此前每隔一代大约能缩小0.7的规律，把后续的工艺制程，全都按照0.7的倍数进行缩小后命名。

举个例子28nm工艺制程后一代制程，即28*0.7约等于22，于是下一代工艺制程便被命名为22nm，接下来的14nm，乃至于10nm，7nm都是按照这个规律命名。

03晶体管密度才是关键

那么既然后续命名和Gate Length物理尺寸没有任何联系，业界又是如何判定不同厂商之间的工艺带差呢？

那便是芯片内部的晶体管密度，通过对比芯片内部的晶体管密度多少，即可判定是否属于先进工艺或是同一工艺。

在这里，我们可以例举Intel 10nm工艺制程，根据公开消息，Intel 10nm工艺制程虽然在命名上不如台积电7nm工艺、三星7nm工艺制程响亮，可在晶体管密度方面，Intel 10nm远超台积电7nm工艺（DUV）和三星7nm（DUV），仅次于用EUV光刻机研发的台积电7nm+工艺。

由此可以看出，Intel 10nm和同期台积电、三星等厂商工艺制程属于同一水平，只是在命名上的不激进，导致被很多用户笑谈“挤牙膏”。

图源于互联网

04关于台积电N5+工艺

了解了工艺制程，回过头，再来看看台积电这次为新iPhone准备5nm+，到底又是何方神圣。

实际上，相较于火热的iPhone参数，关于台积电5nm+制程工艺消息，透露的并不多，我们可以试图从台积电5nm工艺一窥究竟。

此前，台积电总裁魏哲家就在技术论坛上表示，相较上一代7nm，5nm制程速度提升近15%，功耗则降低了30%，晶体管密度提升80%，妥妥的是新一代工艺制程，而该工艺也被首先运用在iPhone12之上，根据官方数据，采用台积电N5工艺的A14仿生芯片，内置118亿个晶体管，晶体管多了近30多亿，而CPU性能提升40%，而GPU则提升了近50%。

至于5nm+制程工艺，根据消息人士推测，将在5nm工艺的基础上，带来5%的额外速度提升和10%的功率提升。

至于具体提升，让我们拭目以待吧。

聊到这里，关于半导体工艺制程龙虎斗的上半部分就告一段落了。下一部分，我们将详细聊聊主要半导体大厂，现阶段的工艺制程，以及未来最具潜质的工艺制程演变FinFet工艺的周边。

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