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扩散技术半导体半导体掺杂工艺中“离子注入”和“扩散”的详解；

发布时间 : 2024-11-24

作者 : 小编

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半导体掺杂工艺中“离子注入”和“扩散”的详解；

前面我们聊了半导体的“光刻工艺”，今天我们来聊聊半导体器件的掺杂。就像做饭一样，需要放入各种调料才能做出色香味俱全，放多了会咸，放少了不入味儿；掺杂就相当于半导体中“添油加醋”的过程和目的。

掺杂，是将一定数量的杂质掺入到半导体材料的工艺，是为了改变半导体材料的电学特性，从而得到所需的电学参数。我们也经常会听到通过改善哪儿哪儿的掺杂浓度来优化某些性能的说法。

掺杂的方法主要有扩散和离子注入，两种方法在分立器件或集成电路中都有用得到，并且两者可以说是互补的，比如说，扩散可应用于形成深结，离子注入可形成浅结。下面的示意图是扩散和离子注入，主要是掺杂浓度的分布有些不同：

首先，离子注入对于中国半导体来说是卡脖子环节，全球主要的离子注入设备被美国的AMAT, Axcelis两家垄断。离子注入是半导体掺杂的一种方法，是半导体制造的主要工艺之一。

一、为什么要掺杂？

纯硅/本征硅其内部没有自由载流子（电子或空穴），导电性差。在半导体工艺中，掺杂（Doping）是向本征硅中有意地加入极微量的杂质原子，来改变硅的电学性质，使其具有更好的导电性，从而能够用于制造各种半导体器件。掺杂可以是n型掺杂或p型掺杂， n型掺杂：通过向硅中掺入五价元素（如磷、砷等）来实现；p型掺杂：通过向硅中掺入三价元素（如硼、铝等）来实现。掺杂方法通常包括热扩散法和离子注入法。下面我们就分别来聊聊扩散和离子注入这两种掺杂方式。

二、掺杂方式之一——扩散

杂质扩散一般是将半导体晶片放入精确控制的高温石英管炉中，通过带有需扩散杂质的混合气体而完成，扩散进入半导体的杂质原子数目和混合气体的杂质分压有关。对于硅的扩散而言，常用的温度范围一般在800℃~1200℃，硼是最常用的p型杂质，砷和磷是最常用的n型杂质。这三种元素在硅中的固溶度都比较高，采用的掺入形式有：固相源(如BN、As2O3、P2O5)、液相源(BBr3、AsAl和POCl3)以及汽相源(B2H6、AsH3和PH3)，这三种形式之中，液相源使用得最为广泛，下图是液相源石英管炉的结构图：

通过氧化反应将磷还原出来并扩散到硅中，而生成的Cl2则被排出。涉及到的反应方程式如下：

4POCl3+3O2→2P2O3+6Cl2

2P2O5+5Si→4P+5SiO3

杂质在半导体中扩散我们可以看成是杂质原子在晶格中以空位或间隙原子形式进行移动。下面我们介绍两种扩散机制：替代式扩散机制和填隙式扩散机制。

■替代式扩散机制

空心圆表示在晶格平衡位置的基质原子，红色实心圆表示杂质原子。在高温下，晶格原子在格点平衡位置附近震动，基质原子有一定的几率获得足够的能量从而脱离格点成为间隙原子，产生一个空位，此时邻近的杂质原子就可以占据这个空位，这就是替代式扩散，也叫空位扩散。

■填隙式扩散机制

如图，如果间隙杂质原子从一个位置运动到另一个位置而且还不占据格点，我们叫这种为填隙式扩散，一般在杂质原子相对于基质原子较小时采用这种运动。杂质原子的扩散分布和它初始的条件及边界有关。这里简单介绍两种扩散方法，一种是恒定源扩散，从名字我们就知道整个扩散过程杂质源的表面浓度都是保持恒定的；另一种叫有限源扩散，即将一定量的杂质淀积在半导体的表面，接着向半导体内扩散，过程中不再施加任何杂质源。

一般我们在集成电路工艺中采用两步扩散方法：首先在恒定源扩散条件下形成预淀积扩散层，然后再在有限源扩散的条件下进行主扩散，能够更好更精确地得到扩散分布。扩散工艺结果我们一般会通过特殊的测试方法来评估，有下面三种：结深法、薄层电阻法(四探针方法测)和扩散层的杂质分布(电容电压法，二次离子质谱法SIMS)。

热扩散法

热扩散法是将杂质元素通过加热的方法迁移到硅中，这种物质的迁移是由高浓度的杂质气体向着低浓度的硅基板引起，其迁移方式由浓度差，温度，扩散系数决定。它的掺杂原理是在高温下，硅晶片中的原子和掺杂源的原子都会获得足够的能量进行运动。掺杂源的原子首先吸附在硅晶片的表面，然后，这些原子溶解进入硅晶片的表面层。在高温下，掺杂原子通过硅晶片的晶格间隙或替换硅原子的位置，向内部扩散。最终，掺杂原子在晶片内部达到一定的分布平衡。热扩散法的成本较低、工艺成熟。然而，它也有一些局限性，如掺杂深度和浓度的控制不如离子注入精确，且高温过程可能会引入晶格损伤等等。

以上只是简单地聊了下扩散的概念以及几种扩散机制和方法，都是比较浅的，深入的那些大家有兴趣可以去深挖一下。下面我们再来聊聊离子注入：

三、掺杂方式之二——离子注入

开篇我们给出了扩散和离子注入的两张图，如果说扩散比较温柔的话，那么离子注入则有点暴力了。从下图(C代表掺杂浓度，x是半导体距离表面的深度)中我们可以看到，掺杂分布再半导体内呈现峰值分布，分布的形状主要取决于掺杂离子的质量以及注入时离子所带有的能量。

它是指将掺杂元素电离并形成离子束，通过高压加速到一定能量（keV~MeV量级），去碰撞硅基板，掺杂离子以物理方式注入硅中，以改变材料掺杂区域的物理特性。

离子注入是将具有一定能量的带电离子掺入到硅中，注入能量再1keV到1MeV之间，对应的平均离子分布深度范围是10nm到10um之间。相对于扩散工艺，离子注入的主要好处是能够使得杂质掺入量得到较为精准的控制，保持好的重复性，同时离子注入的加工工艺温度比扩散低。

注入相关的工艺一般有下面几种：多次注入、掩蔽层、倾斜角注入、高能注入以及大电流注入等。

■离子注入的几点用途作用：

①多次注入来形成特殊分布；

②选择适当掩蔽材料和厚度，来阻挡一定比例的入射离子进入衬底；

③倾斜角度注入，来形成超浅结；

④高能注入以形成埋层；

⑤大电流注入用于扩散技术中的预淀积、阈值电压调整以及对SOI应用而言形成的绝缘层(SOI：Silicon-On-Insulator，绝缘衬底上的硅，该技术是在顶层硅和背衬底之间引入了一层埋氧化层)。

■下面是一个中等能量离子注入系统的框架图：

离子源通过加热分解源气体，使其成为带电离子，加上约40KV的电压，引导这些带电离子移出离子源腔体并进入磁分析器。我们可以通过设定磁分析器的磁场强弱来使得符合要求的离子通过。被选中的离子进入加速管，离子在高压下被加速，从而获得注入时所需的能量。狭缝则是用来确保离子束不会走偏。注入系统内的气压维持在低于十的负四次方帕以下，使得由气体分子引起的离子散射降至最低，再利用静电偏转板使这些离子束扫描整个晶片表面并注入半导体衬底。

高能离子在进入半导体之后，最后会停在晶格内的一定深度。离子注入带来的负面影响主要是由于离子碰撞而导致的半导体晶格断裂或者损伤，所以必须在后续的流程中进行退火处理，来消除这种损伤。

由于高能离子注入之后带来的晶格损伤，会使得半导体的迁移率和寿命等参数受到较为严重的影响，同时，在注入时大部分的离子并不是在替位的位置，为了激活注入离子并恢复迁移率等相关参数，必须在适当的时间和温度下将半导体退火。

四、离子注入有哪些优点？

属于低温工艺，注入量/掺杂量可以监控，杂质含量可以精准控制；对于杂质的注入深度可以精准控制；杂质均匀性好；除了硬掩膜还可以以光刻胶作为掩膜；不受共容性限制（热扩散掺杂其杂质原子在硅晶体中的溶解受到最大浓度浓度限制，有一个平衡的溶解极限，而离子注入是一个非平衡的物理过程，杂质原子以高能量被注入到硅晶体中，可以超过杂质在硅晶体中自然溶解的极限。一个是润物细无声，另一个是霸王硬上弓。）

五、离子注入的原理是什么？

首先杂质气体原子在离子源内被电子撞击产生离子，电离后的离子被吸出组件抽取出来，形成离子束，在经过磁性分析，让不同质荷比的离子发生路径偏转（因为在前面形成的离子束里面不仅仅有目标杂质的离子束，还可能有其他物质元素离子束，必须滤除掉），分离出满足要求的纯净杂质元素离子束，再经过的高压加速，增加能量，进行聚焦和电子扫描，最后打在目标位置，实现注入。

同时，我们需要知道的是：离子注入的杂质在不经处理的情况下是电气非活性的，所以离子注入后，一般要经过高温退火，激活杂质离子，以及高温能修复离子注入导致的晶格损伤。

总结一下

离子注入和扩散技术都可以添加掺杂的杂质原子以改变半导体器件的电性质，但它们的材料特性、应用范围和成本存在差异。选择适用于特定制造工艺的技术和材料是制造高性能半导体器件的关键之一。

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半导体全面分析（四）：晶圆四大工艺，落后两代四年

十二、芯片

35. 技术：流程 硅片切好之后，就要在晶圆上把成千上万的电路装起来的，干这活的就叫“晶圆厂 ”。各位拍脑袋想想，以目前人类的技术，怎样才能完成这种操作？用原子操纵术 ？想多了，朋友！等你练成御剑飞行 的时候，人类还不见得能操纵一个一个原子组成各种器件，那究竟怎么做呢？在开始前，我们要先认识 IC 芯片是什么。IC 全名积体电路 （Integrated Circuit），由它的命名可知它是将设计好的电路，以堆叠的方式组合起来。藉由这个方法，我们可以减少连接电路时所需耗费的面积。下图为 IC 电路的 3D 图，从图中可以看出它的结构就像房子的樑和柱，一层一层堆叠，这也就是为何会将 IC 制造比拟成盖房子

从上图中 IC 芯片的 3D 剖面图来看，底部深蓝色 的部分就是上一篇介绍的晶圆，从这张图可以更明确的知道，晶圆基板 在芯片中扮演的角色是何等重要。至于红色以及土黄色的部分，则是于 IC 制作时要完成的地方。首先，在这里可以将红色的部分比拟成高楼中的一楼大厅。一楼大厅，是一栋房子的门户，出入都由这里，在掌握交通下通常会有较多的机能性。因此，和其他楼层相比，在兴建时会比较复杂，需要较多的步骤。在 IC 电路中，这个大厅就是逻辑闸层 ，它是整颗 IC 中最重要的部分，藉由将多种逻辑闸组合在一起，完成功能齐全的 IC 芯片。黄色的部分，则像是一般的楼层。和一楼相比，不会有太复杂的构造，而且每层楼在兴建时也不会有太多变化。这一层的目的，是将红色部分的逻辑闸相连在一起。之所以需要这么多层，是因为有太多线路要连结在一起，在单层无法容纳所有的线路下，就要多叠几层来达成这个目标了。在这之中，不同层的线路会上下相连以满足接线的需求。分层施工，逐层架构 知道 IC 的构造后，接下来要介绍该如何制作。试想一下，如果要以油漆喷罐做精细作图时，我们需先割出图形的遮盖板 ，盖在纸上。接着再将油漆均匀地喷在纸上，待油漆乾后，再将遮板拿开。不断的重复这个步骤后，便可完成整齐且复杂的图形。制造 IC 就是以类似的方式，藉由遮盖的方式一层一层的堆叠起来，详细工艺下面详细介绍

最后便会在一整片晶圆上完成很多 IC 芯片 ，接下来只要将完成的方形 IC 芯片剪下，便可送到封测厂做封装测试，至于封测厂是什么东西？

36. 技术：工艺 集成电路制造工艺繁多复杂，晶圆厂厂内大致上可分为四大区：真空区 、黄光区、蚀刻区、扩散区真空区： 乃沉积暨离子植入，也就是在晶圆上覆盖一层薄膜，所以也称为薄膜区。薄膜沉积工艺系在晶圆上沉积一层待处理的薄膜，薄膜工艺常用于在晶圆表面制备各类半导体、绝缘体、金属的薄膜材料，包含CVD、PVD（蒸发和溅射）、电镀、外延等；沉积工艺包括化学沉积和物理沉积，形成多层的光刻和刻蚀立体结构，构成绝缘层或金属导电层，详细请持续关注本

黄光区： 主要是使电路图显影，匀胶工艺系把光刻胶涂抹在薄膜上，光刻和显影工艺系把光罩上的图形转移到光刻胶，集成电路的最小线宽取决于光刻设备的分辨率，它定义了半导体器件尺寸，光刻的工艺水平直接决定芯片的制程水平和性能水平，设备篇

蚀刻区： 使用化学剂来蚀刻出所需要的电路，刻蚀工艺系把光刻胶上图形转移到薄膜，去除光刻胶后，即完成图形从光罩到晶圆的转移，将没有受光阻保护的硅晶圆，以离子束蚀刻，刻蚀工艺的提高在于不断缩小PN间的闸极，详细请持续关注设备篇

扩散区： 又称为炉管区均为高温加工的处理，掺杂工艺是形成N型和P型掺杂结构的过程，包含扩散和离子注入两类；离子注入工艺对硅基材料进行掺杂，形成PN区，构成晶体管，详细请持续关注本设备篇

上述四大工艺循环 ，分层施工，逐层架构，最终完成芯片制作

37. 技术路线：制程 半导体产业技术进步主要有两大方向：一是硅片直径越大→硅片面积越大→单个晶圆上芯片数量越多→效率越高→成本越低，详细请参考上篇文章半导体全面分析（三）：制造三大工艺，硅片五大巨头！，二是制程越小→晶体管越小→相同面积上的元件数越多→性能越高→产品越好，那么制程是什么呢，下面详细介绍

十三、制程

38. 技术：定义 晶体管结构中，电流从 Source(源极)流入 Drain(漏级)，Gate(栅极)相当于闸门，主要负责控制两端源极和漏级的通断。栅极的宽度决定了电流通过时的损耗，表现出来就是手机常见的发热和功耗，宽度越窄，功耗越低。而栅极的最小宽度(栅长)，就是芯片工艺中提到的制程

以 14 纳米为例，其制程是指在芯片中，线最小可以做到 14 纳米的尺寸，缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？上图中的 L 就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从 Drain 端到 Source 端

电脑是以 0 和 1 作运算，要如何以电晶体满足这个目的呢？做法就是判断电晶体是否有电流流通。当在 Gate 端做电压供给，电流就会从 Drain 端到 Source 端，如果没有供给电压，电流就不会流动，这样就可以表示 1 和 038. 技术：摩尔定律 1965年4月19日，摩尔定律是由英特尔公司的创始人之一戈登·摩尔提出，《电子学》杂志（ElectronicsMagazine）发表了摩尔（时任仙童半导体公司工程师）撰写的文章 “让集成电路填满更多的组件”，文中预言半导体芯片上集成的晶体管和电阻数量将每年增加一倍 1975年，摩尔根据当时的实际情况对摩尔定律进行了修正，把 “每年增加一倍” 改为 “每两年增加一倍”。所以，业界普遍流行的说法是当价格不变时，集成电路上可容纳的元器件的数目，约每隔 18-24 个月 便会增加一倍，性能也将提升一倍

39. 技术路线：High-k 45nm→FinFET 22nm→GAA 5nm 晶体管设计的思路主要是两点：第一提升开关响应度 ，第二降低漏电流 。晶体管物理的图，就是漏电流-栅电压的关系图：

其中 oxide，绝缘层 ，作用是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进行的，电场的产生又是通过在栅极上加一定的电压来实现的，但是欧姆定律告诉我们，有电压就有电流。如果有电流从栅极流进了沟道，那么还谈什么开关？早就漏了最早的绝缘层就是和硅非常自然地共处的二氧化硅 ，其相对介电常数（衡量绝缘性的，越高，对晶体管性能来说，越好）约是3.9。但在尺寸缩小到一定限度时，从能带的角度看，因为电子的波动性，如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应 而越过绝缘层的能带势垒，产生漏电流

眼看摩尔定律要终结到 45 nm 了，大家开始疯狂寻找，最后找到一种名为 HfO2 的材料，这就叫做high-k ，这里的k是相对介电常数（相对于二氧化硅的而言）金属栅 是与high-k配套的一项技术。high-k材料会降低沟内的道载流子迁移率，并且影响在界面上的费米能级的位置，进而影响晶体管的阈值电压，金属的自由电荷浓度极高（超过10^20），而且有镜像电荷效应，可以中和掉high-k材料的绝缘层里的偶极子对沟道和费米能级的影响

但干到 28 nm ，又干不下去了，1999 年，胡正明教授在美国加州大学领导着一个研究小组探索如何将 CMOS 技术拓展到 25nm 及以下领域，最后提出两种可行方案：一是立体型结构的 FinFET 晶体管 ，另外一种是基于 SOI 的超薄绝缘层上硅体技术 (UTB-SOI，FD-SOI 晶体管技术)，因为他的两个重要发明，摩尔定律在今天得以再续传奇晶体管本质上是开关，有两个基本状态：开和关。与栅栏门允许或限制通行一样，FET栅极可允许或限制源与漏之间的电子流动。通常将FET直接装配在硅片上。绝缘介电层覆盖在硅片表面上，并将成为栅极介电层。导电层（如多晶硅或某种金属）被沉积在介电层上，最终成为栅极电极。该器件结构又名“平面型栅极 ”

当栅极长度过短时，就会出现短沟道效应（如漏电流）,栅极的宽度决定了电流通过时的损耗，宽度越窄，功耗越低。当制程逼近20nm时，栅极对电流控制能力急剧下降，会出现“电流泄露 ”问题

FinFET 又叫鳍式场效应晶体管 ，这种新的晶体管把芯片内部平面的结构变成了 3D，把栅极形状改制，增加 Gate 端和下层的接触面积，减小栅极宽度的同时降低漏电率，而晶体管空间利用率大大增加。除此之外，在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。在 FinFET 的架构中，闸门成类似鱼鳍的叉状 3D 架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制，是解决20纳米及以下制程电流泄露问题的核心技术

想到难，做到更难 。为什么呢？因为竖起来的那一部分硅，也就是用作沟道的硅，太薄了，只有不到10个纳米，不仅远小于晶体管的最小尺寸，也远小于最精密的光刻机所能刻制的最小尺寸。于是如何把这个Fin给弄出来，还得弄好，成了真正的难题，详细请持续关注设备篇

另外一种技术路线是SOI，特点是特殊材料、普通工艺 ，而FinFET的特点是普通材料，特殊工艺。FD-SOI是一种平面工艺技术，相对于Bulk CMOS主要多了一层叫做埋氧层的超薄绝缘层位于基硅顶部，用于形成一个超薄的晶体管通道，由于通道非常薄，所以没有必要掺杂通道，从而使晶体管完全耗尽

但干到 7 nm ，又干不下去了，GAAFET（Gate All Around）晶体管 将是未来最有可能突破 7 nm以下FinFET工艺的候选技术，GAAFET是一个周边环绕着gate的FinFET，和目前垂直使用fin的FinFET不同，GAAFET的fin设计在旁边，能够提供比普通FinFET更好的电路特性，“全包覆栅极”或“纳米丝”方法是应7nm或5nm 节点而生的概念

40. 技术：28 nm 成本最低 随着制程节点的缩小和工艺精度的提高，集成电路设计产品的设计成本迅速增加，10nm 的设计成本约为 28nm 的 4.5 倍，7 纳米制程节点的工艺研发费用达 3 亿 美金，5 纳米研发费用在 5.4 亿 美金，同时开发风险也随之增加

28 纳米是长制程节点，预计工艺生命周期将持续20年，从单位晶体管成本来看，28 纳米制程节点每百万门单价 2.7 美金 ，是目前市场上单位门成本最低的制程节点

十四、产业

41. 特点：四高资金壁垒高 半导体制造环节资金壁垒高。产能的扩张需要新建大量厂房和引进大量设备，一般新建一个 12 英寸生产线需要上百亿元 的资本投入。产线建设完成后也需要经过长时间的产能爬坡才能达到大规模生产，因此在厂线使用初期，高额的折旧摊销 也会对利润带来侵蚀，因此半导体制造资金壁垒高

技术壁垒高 半导体制造环节技术壁垒高，除了半导体设备本身极具技术难度之外，各个环节设备之间的工艺配合以及误差控制需要大量的经验积累，一般集成电路生产需经过上千步的工艺 ，在 20nm 技术节点，集成电路产品的晶圆加工工艺步骤约1000 步，在 7nm 时将超过 1500 步，任何一个步骤的误差放大都会带来最终芯片良率的大幅下滑集中度高 晶圆制造行业一个典型的特点就是先进技术节点工艺制程掌握在少数几个公司手中，130nm 制程全球有 30 家企业可以量产，但到 14nm 制程技术只掌握在 6 家企业手中，目前顶尖制程企业仅剩台积电、三星、Intel 三家

盈利能力高 所谓微笑曲线只适用于低端制造，看毛利率，台积电 50% 第一 ，三星 45% 第二，看净利率，台积电 35% 第一 ，高塔 21% 第二

42. 产能：12 寸第一，台湾第一 从尺寸来看，12 寸（300mm） 晶圆厂第一，其次是 8 寸、6 寸，2018年全球芯片制造月产能 1900 万片 ，其中 1100 多万片 12 寸片，550 万片 8 寸片，200 多万片 6 寸片

从区域来看，台湾地区位居第一，占全球21.8%产能，韩国占全球21.3%产能，中国大陆 地区占全球12.5%产能

43. 全球：台积电占 50% 以上

在市场份额上，台积电 2018 年占 59% 独占龙头

台积电TSMC

1987 年，台积电成立于台湾新竹科学工业园区，开创晶圆代工模式2011 年，率先推出 28nm 工艺 2018 年 4 月，率先量产 7nm 工艺 2018 年，实现营业收入 2085 亿元， 归母净利润 775 亿元

台积电立基台湾，目前拥有 3 座 12 寸 晶圆厂、4 座 8 寸 晶圆厂和 1 座 6 寸 晶圆厂

发展动能：重金研发投入 ，技术领先 红利创造利润空间

美国格罗方德 (GlobalFoundries)

2009 年 3 月，格罗方德成立，总部位于美国加州硅谷 桑尼维尔市，由 AMD 拆分而来，目前在全球拥有 5 个 生产基地，总产能达 770 万片/年

FinFET 和 FD-SOI 双工艺路线

台湾联华电子UMC

1980 年，转化台湾工研院 技术成立2018 年，实现营业收入 331 亿 元，归母净利润 15 亿 元现有 11 座晶圆厂，其中包含位于台湾的Fab 12A与新加坡的Fab 12i，以及厦门在建的Fab 12X 三座12英寸厂、七座8英寸厂、一座6英寸厂

联电孵化出了一大批企业，包括 MTK 联发科（手机芯片）、联咏科技（面板驱动IC）、联阳半导体（电脑芯片）、智原科技（ASIC）、联笙电子（内存芯片）、原相科技（CMOS） 等

以色列高塔 Tower Jazz 聚焦于模拟、射频、混合信号、传感器电源管理芯片等，客户涵盖消费、汽车、医疗、航空等领域，拥有 7 个 制造工厂，总产能达到 230 万片/年 ，2018 年收入 13 亿美元

台湾稳懋 WIN Semi 1999 年立于林口华亚科技园区，是全球最大砷化镓 晶圆代工半导体厂商（不含IDM厂），详细请持续关注本应用篇

44. 中国：落后两代四年

从制程看，落后两代四年，中芯国际 2019 年实现 14 nm 量产 ，台积电 2015 年已实现，14 nm→10 nm→7 nm ，还有两代

中芯国际 SMIC

2000 年张汝京 成立于上海，是中国大陆规模最大 的集成电路芯片制造企业

拥有 5 座 8 英寸厂 （上海2座、天津1座、深圳1座、意大利1座）和 3 座 12 英寸厂 （北京2座、上海1座）

2017 年 10 月，梁孟松 加入中芯国际接手研发部门后，研发投入显著提升，2018 年研发费用占当期收入的 17%，高于2016/2017 年的 11%/14%，显著高于同年台积电，联电和三星的研发投入占比（9%左右）

90 纳米中芯落后台积电 1 年，65 纳米落后两年，40 纳米落后三年，28 纳米整整落后 6 年，梁孟松 来了奋起直追，14 纳米落后台积电 3.5 年 ，比原计划提前了半年，10 纳米及以下预计落后 3 年，差距正在逐渐缩小，有望成为仅次于台积电全球第二大 纯晶圆代工厂