国际半导体技术发展路线图美国半导体联盟发布！《微电子和先进封装技术路线图》-资料库-上海羊羽卓进出口贸易有限公司

国际半导体技术发展路线图美国半导体联盟发布！《微电子和先进封装技术路线图》

发布时间 : 2024-11-24

作者 : 小编

访问数量 : 23

扫码分享至微信

美国半导体联盟发布！《微电子和先进封装技术路线图》

2023年10月，美国半导体工业协会（SIA）联合半导体研究联盟（SRC）发布《微电子和先进封装技术路线图》（MAPT），是对半导体研究联盟《2030年半导体十年计划》的扩展，《2030年半导体十年计划》确定了与智能传感、内存和存储、通信、安全和节能计算相关五个行业的重大转变，而MAPT路线图总结了技术进步的关键驱动因素，为如何突破十年计划中概述的技术挑战提供指导，并为培养实现创新战略所需的人才制定战略。元战略编译重要内容，为研究半导体技术的未来发展提供参考。

背景介绍

近年来，半导体技术的学术研究和商业转化之间的鸿沟日益扩大。鉴于此，2022年，美国政府通过了《创造有利于半导体生产的激励机制法案》（简称“CHIPS法案”），弥合这一鸿沟。目前CHIPS法案正在分阶段实施，致力于改善科研成果的商业转化过程，使美国及其盟国能够恢复并重新确立在芯片、先进封装技术及其所创建的工程系统研发和制造方面的领先地位。为促进新一代半导体技术创新，取代几十年前制定的路线图，确定推动信息和通信技术发展的重大趋势，并识别出未来的发展机遇和挑战，半导体研究联盟和半导体协会合作，发起了一项新的全社会半导体路线图计划，即《2030年半导体十年计划》 。

《微电子和先进封装技术路线图》延续了十年计划的精神，讨论了如何实现其系统目标，并概述了半导体行业的实施计划。微电子和先进封装技术是一项重要的跨学科战略，有可能改变未来微芯片的设计和制造。这些变革建立在先进封装、三维集成、电子设计自动化、纳米级制造、新材料和节能计算 等领域的突破性进展之上。这项路线图绘制工作的一个重要贡献是确保美国和志同道合的国家未来能够设计、开发和制造异质集成芯片。MAPT技术委员会已将上述内容确定为MAPT创新的关键驱动力，并已开始规划相关的研发工作。MAPT联盟包括112个组织，代表了整个价值链上的相关行业利益攸关方。学术专家的参与确保了该项目能够获得关键学科的前沿科学和工程学信息。政府机构也参与其中，这些机构的任务与MAPT在信息和通信技术先进制造领域的研究和发展相一致。

需求和驱动因素

（一）应用驱动因素和系统需求

在过去几十年中，由于晶体管根据摩尔定律进行了扩展，架构师和最终用户都享受到了系统性能的提升和能效的提高。此外，随着应用领域不断超越传统计算，向更多生物启发和生物感知解决方案扩展，系统及其组成元素必须更好地支持这些用例。随着行业向计算系统和应用的新时代过渡，必须采用全栈方法来推进计算系统的发展，即从应用到比特的所有层面都要一并探讨。为此，需要考虑各种应用领域的影响，以推动未来应用，并引领MAPT路线图所涵盖的关键使能技术的发展方向。这些领域包括数据中心和高性能计算、移动通信和基础设施、边缘和物联网、汽车、生物应用和健康，以及国防和恶劣环境。

（二）可持续性和能源效率

尽管微电子有助于促进有力地解决全球、区域和地方环境可持续性挑战，但也必须考虑与微电子的制造、使用和报废管理相关的潜在环境影响，因为微电子产品生命周期的每个阶段都会对环境产生影响。通过整个半导体生态系统的集体行动，积极主动地将环境因素纳入正常的业务运营中，对于可持续性至关重要。微电子和应用封装技术（MAPT）取得成功的关键在于继续开发新的有益技术，同时确保环境因素成为产品生命周期中不可或缺的一部分。在此基础上，需要讨论以下需求：

（1）大幅提高信息与通信技术（ICT）的能效，在此简称为“计算”；

（2）在微电子的整个生命周期内提高环境可持续性和能效，同时满足性能标准。此外，还需要培养一支具备正确技能和工具的人才队伍，以完成这一由半导体催化和支撑的可持续发展转型。

（三）安全和隐私

先进制造和封装技术的前景光明，但新技术也带来了新的攻击载体和颠覆现有系统的新方法。为应对新出现的安全和隐私挑战，该路线图提出以下5点目标：

（1）全面识别异构集成中潜在的硬件安全漏洞。

（2）概述可行的策略，以识别安全资产并检测或避免系统封装内的安全漏洞；定义公平的指标，以评估实施的安全弹性。

（3）从安全角度描述特定应用中的攻击情景防御机制。

（4）描述软件和硬件向多租户应用发展的安全影响，特别是在软件包异构集成方面。

（5）描述模拟和微机电系统（MEMS）传感器的安全分析，包括其在现代应用和威胁模型中的使用。

芯片、芯粒和系统级封装

（一）数字处理

数字处理路线图研究了当前和新出现的数字处理驱动因素以及所需的处理模式创新。这些要求决定了数字处理、存储器、支持芯片、互连和整体系统架构 所需的技术和架构。反过来，芯片和互连架构又决定了对设备、互连以及化学品和化学处理技术的要求。化学处理需要深入了解物理和化学反应机制，以便集成到产品中。数字处理还需规定数字处理系统的系统级集成所需的辅助要求和解决方案，以及整体安全性、电源转换/传输、系统可靠性和运行时管理需求等相关的考虑因素。

（二）模拟和混合信号半导体

最近发布的十年计划阐明了对模拟和混合信号（AMS）半导体技术有直接影响的几项重大挑战和重大转变。模拟电子学领域涵盖多个方面，包括 传感、模拟和数字/混合信号处理、数据转换、通信、计算和电源管理。路线图从模拟和混合信号电路与处理，电源转换、管理和分配（包括高电压/高电流系统）和射频到千兆赫器件、电路和系统三个方面来介绍模拟和混合信号半导体。为解决从射频到毫米波和光学领域大量模拟数据带来的新挑战， 包括器件、互连、功率、动态范围/线性度、噪声、封装、天线/接口、干扰和信号处理。对于单输入多输出（SIMO）和多输入多输出（MIMO）系统（如汽车和工业雷达）来说，优化特定应用的数据传输速率非常重要。对所有应用而言，最重要的衡量标准是 所开发的技术（器件、电路、架构）是否能在工艺、电压和温度条件下在预期应用中真正发挥作用，是否能实现高产出和长期稳健/安全运行。AMS领域异常多样化，通常需要跨多个技术领域开展工作，这表明， 电子设计自动化（EDA）、安全、计量、封装和教育/劳动力发展等问题都需要了解AMS的趋势和挑战。

（三）光子学和微机电系统

随着晶体管2D缩放速度的放缓和2.5D/3D封装技术的成熟，开发采用集成光子学技术、在互补金属氧化物半导体（CMOS）工厂制造并使用先进集成电路封装技术的光学收发器和互连器件开始成为一项更为重要的技术创新。与数据处理（计算）和存储芯片共置于同一封装内的光收发器被称为共封装光学器件或芯片封装优化（CPO）。包含有源光子器件和相关光子电路的芯片称为光子集成电路（PIC）。这些PIC将电信号转换为光信号，并在封装之间和/或封装内的计算核心与存储器之间传输光域数据。CPO最重要的价值主张是提高带宽密度和能效， 而这两项关键指标是由不断增长的计算能力和通信带宽需求所驱动的。这种需求尤其受到复杂的AI和ML加速器以及计算集群的快速增长和实施的影响， 它们正在推动互联带宽、能效和更低延迟的极限，从芯片级到由数千个GPU、CPU和内存IC组成的大规模系统。

（四）先进封装和异构集成

信息和通信技术（ICTs）是必须移动、存储、计算、通信和保护的数据呈指数级增长的源泉。依靠缩小特征尺寸的传统半导体技术正在达到其物理极限。随着晶体管能效的提高和晶体管规模的扩大，业界在提升系统性能方面仍面临巨大挑战。新技术节点的进展速度已经放缓，在“更多摩尔”传统晶体管扩展的同时，“更多摩尔”异构集成（HI）的需求越来越迫切，以实现具有成本效益的封装系统（SiPs）。异构集成将是实现下一代计算和通信系统的成本和功耗效率的基础， 通过异构集成实现的先进封装至关重要。

基础生态系统

（一）材料、基板和供应链

关键技术应用驱动因素，包括 高性能计算、汽车传感、电气化、电力电子和5G/6G通信基础设施，都要求在未来十年及以后大幅改进封装材料，以实现系统性能升级。为此，路线图概述了封装材料的开发需求， 封装材料是指将器件连接到特定应用印刷电路板的所有成分，包括基板、中间膜（硅基、有机、无机、玻璃）、芯片连接、底部填充、互连、焊球和封装材料，以及用于散热的材料（盖子、金属栓、热界面材料等）。需要大力开发材料， 以实现微型化、电气性能（隔离、低损耗）、更高的机械性能、可加工性、先进的散热解决方案，并在每个特定应用所需的成本限制内保证可靠性。除了采用新配方/选择新材料以实现零排放和可回收性之外，还需要进行根本性变革，以实现环境的可持续发展。

（二）设计、建模、测试和标准

设计、制造和部署结合了同类最佳组件优势的3D异构集成封装系统（HISiP），将为数据中心、高性能计算到移动、通信和基础设施、边缘和物联网、汽车、生物/健康、国防和恶劣环境等应用领域的创新开创一个新纪元。3DHISiP有助于降低功耗、提高性能、增强可靠性和降低成本。 同时，3DHISiP还能让设计人员灵活地使用同类最佳的技术， 而不必为在通用芯片制造工艺中使用所有技术而妥协。在制造3DSiP之前，必须对其进行设计，下一代3DHISiP设计人员将需要新的设计工具和数据范例， 以便在通用封装中实现混合域芯片（包括数字、模拟、混合信号、电源、光子学和MEM）的协同设计。

（三）制造和工艺开发计量

《微电子和先进封装技术路线图》所有领域的表征和计量要求， 包括从材料和器件到先进封装以及异构集成和系统。计量测量为半导体材料和器件的研究、开发和制造提供了全方位的支持。对新材料和结构的探索是计量密集型的，而随着工艺技术的日益成熟，计量的使用也在增加。离线、在线和在线计量包括物理和电气测量的各个方面，其长度范围可从原子测量到宏观测量。

关键推动因素：人才发展

目前，美国国内微电子和先进封装技术（MAPT）的人才储备以及创建和支持人才队伍的途径远远不能满足国家的预期需求。 虽然这是美国普遍存在的科学、技术、工程和数学（STEM）劳动力缺口的一部分，但对于美国在MAPT研发、集成电路设计和制造领域的领导地位而言，这已经达到了一个临界点，引发了相当大的国家安全风险。《CHIPS和科学法案》将为美国投资500亿美元，在未来十年内，相关领域人才将面临巨大缺口，由于各方都认为缺口巨大，渠道不足，需要全美各级部门集中精力和时间来填补。多个组织一直在研究和规划劳动力发展（WFD）需求，包括 总统科技顾问委员会（PCAST）、美国国防部（DOD）、美国国家标准与技术研究院（NIST）、国家科学委员会和美国半导体学院（ASA）。所有研究都集中在相同的基本要素上： 管道开发，包容性，课程开发，与核心工作职能相一致的知识、技能和能力（KSA），使用最先进的教育和培训设施，以及用于真实KSA开发、体验式学习和招聘的工具。最近成立的行业-大学团队正在利用《CHIPS法案》的资金审查需求和最佳实践， 以制定从国家到地方、针对不同目标群体、工作和教育要求的大规模实施战略。

免责声明： 本文转自元战略，原作者Allen Wang。文章内容系原作者个人观点，本公众号编译/转载仅为分享、传达不同观点，如有任何异议，欢迎联系我们！

转自丨元战略

作者丨Allen Wang

研究所简介

国际技术经济研究所（IITE）成立于1985年11月，是隶属于国务院发展研究中心的非营利性研究机构，主要职能是研究我国经济、科技社会发展中的重大政策性、战略性、前瞻性问题，跟踪和分析世界科技、经济发展态势，为中央和有关部委提供决策咨询服务。“全球技术地图”为国际技术经济研究所官方微信账号，致力于向公众传递前沿技术资讯和科技创新洞见。

地址：北京市海淀区小南庄20号楼A座

电话：010-82635522

微信：iite_er

imec用四张图，展示芯片未来发展路线图

来源：内容由半导体行业观察（ID：icbank）编译自semiwiki，谢谢。

上个月中，SEMICON West 2022于旧金山的 Moscone 中心隆重举行。展会前，Imec 在Moscone 中心附近的Marriott Marquee 举办了一场技术论坛。近年来，Imec 论坛已经从我介绍的工艺技术转向更多的系统和应用论坛，但仍有一些工艺内容。

在 Luc Van den hove 的演讲中，他展示了如图 1 所示的路线图幻灯片。

图 1. Imec 路线图

对于某些圈子里关于摩尔定律死亡的所有讨论，Imec 路线图展示了十多年的持续逻辑扩展。

在 N2 节点上，Imec 展示了向 Gate-All-Around (GAA) 纳米片的过渡，三星正在为其 3nm 节点引入 GAA 纳米片，英特尔和台积电宣布用于 2nm（英特尔 20A）的 GAA 纳米片。经过两代纳米片后，Imec 过渡到了 Forksheets。这是纳米片的一种变体，可降低cell的轨道高度。目前，我不清楚 Imec 的 Forkseheet 提案在设备制造商中的吸引力有多大，因为我真的没有看到除Imec 之外的供应商在Forksheets 上做任何的工作。在 Forksheet 的两代之后，Imec 开始引入 CFET。供应商们在 CFET 方面做了大量工作，尤其是英特尔和台积电。上一代 CFET 引入了原子级薄片。

在 Geert Van der Plas 的演讲中，关于潜在路线图的更多细节被提出。

图 2. Imec 路线图晶体管密度

从图 2 中可以看出，尽管密度继续增加，但速率下降到每个节点的 1.2 倍至 1.3 倍。

图 3 显示了标准单元、背面、生产线后端和 CMOS 2.0 创新的扩展路线图的一些额外细节。标准单元微缩越来越受到设计-技术-协同优化 (DTCO) 的推动，例如单扩散中断（single diffusion break）、有源栅极上的接触（contact over active gate）、叉板墙（forksheet wall）等。晶圆背面正成为通过背面功率传输进行微缩的关键部分。BEOL 将需要新的材料和图案化技术来支持更密集的设备。

图 3. 晶体管缩放创新

图 4 展示了晶圆背面的一些选项，不仅提供背面功率传输，还可能包含有源器件。

图 4. 背面选项

之后，我参加了由 Linx Consulting 主持的“与制造 3D 设备和结构相关的独特挑战，包括 GAA、3D DRAM 和 3D NAND”技术讲座。

三星的演讲者 Nabil Mistkawi 表示，在 7nm 及以下的drying 可能需要五个步骤来防止图案塌陷（pattern collapse），这确实说明了前沿技术带来的制造困难.

Screen 的 Ian Brown 更详细地介绍了前沿的图案塌陷以及cleaning 和drying挑战。

对于逻辑器件，浅沟槽隔离/鳍的形成和多晶硅后蚀刻是关键步骤。纳米片增加了很多表面，其中一些是隐藏的，水平纳米片释放非常关键。3D NAND 氮化硅去除需要一个快速的过程，但您必须避免二氧化硅沉淀。DRAM 有源和电容器的形成非常关键。

拉普拉斯压力和表面张力会导致 3D 结构坍塌。Spin dryers已被 IPA dryers取代，但它们对表面状态很敏感。今天，在干燥前修改亲水表面使其具有疏水性是最先进的逻辑。

在工业早期，颗粒通过在其下方蚀刻去除，然后过渡到兆声波（megasonics），但在 65nm 以下存在损坏问题。今天使用spin cleaners ，但如果压力过高，它们会造成损坏。目前可用的最佳drying技术是超临界二氧化碳，但由于设备成本的原因，它速度慢且成本高。

最后，应用材料公司的 Aviram Tam 讨论了检测和计量挑战。3D 结构需要一种可以查看结构的技术。高能电子束能够观察结构并表征结构尺寸与深度的关系。随着 EUV 光学覆盖的出现不再足够准确，这里也正在研究 eBeam。

未来二十年，芯片要到这些墙

近日，在 SEMICON West 开始之前，imec 举办了年度国际技术论坛 (ITF)。会上，imec 总裁兼首席执行官 Luc Van den hove 介绍了他对 20 年技术路线图的看法，他表示，该路线图比该行业过去几十年取得的成就更加激进。而imec将利用我们的核心半导体专业知识，通过在半导体技术层面、系统和应用层面的共同创新。

Luc Van den hove首先表示，半导体行业长期以来一直遵循传统的Dennard 缩放推动行业发展，它希望以更低的功耗和更低的成本提供更高的性能和更高的密度。“但这个一维版本的路线图在未来可能已经不够用了，”Luc Van den hove说。“我们将不得不针对特定应用调整我们的设备。”

传统的扩展在功率、性能、扩展和成本方面遇到了多重障碍。而只是基于光刻的微缩也变得越来越难。“它并没有停止，而是变得越来越难。我们习惯于从节点到节点的单个晶体管的性能改进一直在放缓。这就是我们必须进行大规模并行化的原因。”Luc Van den hove强调。

系统性能越来越受到核心处理器和内存之间的数据路径限制的支配，这造成了数据处理限制，尤其是在 AI 应用程序中。“这就是我们所说的记忆墙。内存峰值带宽无法跟上处理器峰值吞吐量，”Van den hove 接着说。

另一面墙是电源墙。“将所有功率输入我们的芯片变得越来越难，而且从每个芯片中提取热量也变得越来越难。因此，我们需要新的冷却技术，”Van den hove 表示。

成本也在爆炸式增长，这是芯片未来面临的另一堵墙，这个问题则需要通过复杂性增加来弥补。

“传统的缩放显然正在击中许多这样的墙，我们将不得不开发技术解决方案来真正拆除这些墙，以使摩尔定律得以延续，”Van den hove 说。

对于这种墙壁拆除，需要多种方法，包括尺寸缩小、新开关/晶体管的开发、第三维度的增加使用以及设计优化的系统级方法。

而按照Van den hove的说法，我们3 年内需要High NA EUV光刻机

Imec 主持了一些关于 EUV 的最早工作，Van den hove 表示，随着 EUV 进入大批量制造，光刻路线图最近经历了“惊人的推动”。“这发生在5纳米节点。这比最初预期的要难得多。这要花更长的时间，但要感谢 ASML 和蔡司等公司的非凡奉献和承诺，”他说。“我们相信当前版本的 EUV 可以扩展到2纳米甚至更远的节点，但要超越这一点，我们将需要下一个版本的 EUV。” 这将需要开发更大的镜头和新的系统平台。光学器件必须符合惊人的规格，直径为 1 米的镜头，其精度将超过 20 皮米。“如果我们将其推断为地球的大小，这意味着我们必须以人类头发粗细的精度来打磨地球。这令人难以置信，令人难以置信，”Van den hove说。“我们预计第一台机器将在明年准备就绪。”

High NA EUV 的引入也将在工艺方面带来许多挑战。“为了以积极主动的方式解决这些问题，我们正在与 ASML 一起建立一个联合High NA 实验室，该实验室围绕第一台原型机建造，将与 TEL 轨道连接，并配备最先进的计量能力。我们这样做是因为及时引入High NA EUV 的挑战将是巨大的，”Van den hove 说。“从第一台 EUV 扫描仪到投入大批量生产，我们花了大约 10 年的时间。对于High NA，我们将有更少的时间，只有三年。为了避免在制造中引入这种情况，我们正在建立一个非常密集的计划，以开发所有关键的支持构建模块，例如掩模技术和使用湿式或干式紫外线抗蚀剂的材料。”

与此同时，Van den hove 还谈了一些设备的创新

Van den hove 描述了几项针对破坏性晶体管架构提出的创新，以实现进一步的扩展，包括由纳米片堆叠构成的环栅设计（gate-all-around），以及一种称为叉片（forksheet ）器件的新晶体管概念，其中 N 和 P沟道晶体管靠得更近。“这种forksheet 设备，我们将其视为标准纳米片概念的延伸，我们相信它将在相当于一纳米一代的情况下推出，”Van den hove 说。他还描述了一种将 N 和 P 沟道晶体管堆叠在彼此顶部的选项，称为互补 FET (CFET) 器件。

“很明显，您可以在缩小单元尺寸方面实现另一个非常重要的步骤，但显然是以更复杂的接触方案来接触源极和漏极区域为代价的。但我们相信，我们已经找到了开发的集成方案，可以通过优化外延工艺、图案化工艺以及利用非常复杂的沉积工艺来实现接触结构，从而实现这种晶体管，”Van den hove 说。

其他创新包括减少硅沟道的厚度以减少通道长度。这可以通过使用新材料来实现，如用二维材料、原子平坦的单层（例如，钨或钼的硫化物或硒化物）代替硅。“我们最近展示了使用 300 毫米设备制造的第一批设备，”他说。

Van den hove 表示，持续的尺寸缩放、新的晶体管架构、新材料的引入以及创新的互连架构（埋入式电源轨）相结合将是成功的秘诀。他说：“我们相信，我们可以为未来 8 到 10 代芯片提出路线图——以 2 到 2 年半的节奏推出——这将为我们带来未来 20 年的路线图。

★ 点击文末【阅读原文】，可查看本文原文链接！

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第3121内容，欢迎关注。

晶圆｜集成电路｜设备｜汽车芯片｜存储｜台积电｜AI｜封装

原文链接！

美国半导体联盟发布！《微电子和先进封装技术路线图》

imec用四张图，展示芯片未来发展路线图

关于我们

产品中心

服务与支持