半导体封装技术美国也要“抢”先进封装

发布时间 : 2024-11-24

作者 : 小编

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美国也要“抢”先进封装

毋庸置疑，在芯片设计、上游EDA、IP和设备领域，美国一骑绝尘，靠着芯片霸主地位，向全世界挥舞着镰刀。

但近几十年来，美国在半导体制造业的地位持续下降。1990年，美国控制着全球37%的半导体制造业务。而如今，这一份额已降至不足10%。

在供应链问题日益突出和重要的趋势下，芯片制造和产能成为业界趋之若鹜的新标的。其中，通过引入《芯片和科学法案》，

美国表达了将半导体晶圆制造设施引入国内的愿望和野心。

随着台积电、Intel、三星等晶圆大厂纷纷宣布在美建厂，美国商务部提出芯片产业新目标：到2030年以前，产自美国的先进芯片占全球市场份额的20%。

另一边，近年来随着摩尔定律的放缓，导致芯片的性能增长边际成本急剧上升。同时，AI、高性能计算芯片等需求日益提升，先进封装成为行业追逐的另一个新风口。

先进封装解决了关键技术难题和芯片制造的经济效益问题（图源：Yole）

半导体行业的领军者们纷纷在先进封装领域投入巨资，为多芯片封装技术的发展奠定基础。据Yole Group数据预测，全球先进封装市场规模将由2022年的443亿美元，增长到2028年的786亿美元，年复合成长率（CAGR）为10.6%。

（图源：Yole）

在此背景和趋势下，为了充分保障整个半导体供应链的安全，发展先进封装也成为美国的新侧重点。

先进封装，美国如何发力？

政策和资金引导

美国《芯片和科学法案》于2022年8月颁布，计划拨款超过527亿美元资金，用于扶持美国半导体研发、制造和劳动力发展。近年来，美国政府已向包括GlobalWafers America、Rogue Valley Microdevices、Entegris、美光、三星、台积电、英特尔、格芯、微芯科技、安靠科技等10余家相关企业提供了优惠政策和投资补贴。

除此之外，美国还针对封装领域，另设专门的资金加大投资。

2023年11月20日，美国商务部国家标准技术研究院（NIST）发布《国家先进封装制造计划愿景》报告。美国政府在半导体产业新战略中强调，先进封装技术是制造最先进半导体的关键技术之一，加强美国先进封装技术能力对美国的半导体产业及其在全球市场中的竞争力至关重要。

美国商务部将投资约30亿美元推进国家先进封装制造计划（NAPMP），并将优先投资六大关键领域：

材料和衬底设备、工具和工艺供电和热管理光电和连接器Chiplet生态系统EDA与协同设计

绿色部分是技术类投资项目，蓝色是生态类投资项目

据悉，NAPMP计划预计将于2024年宣布NAPMP的第一个资助机会，针对材料和衬底领域。此外，为了保障新技术与工具的顺利运作，NAPMP计划还将涵盖人员培训项目，致力于为新流程和工具培养充足的专业人才。

NAPM项目通过以上6个领域的投资，希望研发出一系列的先进封装技术、设备、材料和工艺，以提升美国本土半导体制造和封测能力，并创造更多半导体工作机会。

同时，NAPMP作为CHIPS for America四大研发计划之一，旨在共同建立必要的创新生态系统，确保美国半导体制造设施研发出世界上最先进、最尖端的技术。

近日，美国商务部新发布一项意向通知（NOI），宣布将投入16亿美元用于支持美国本土芯片封装技术研发，以建立和加速国内半导体先进封装产能。正如美国NAPMP愿景所示，美国“芯片法案”计划预计将为五个研发领域的创新提供高达16亿美元的资金，各项目申请方提出申报后将通过竞争方式争取资金支持，单个项目政府资助上限为1.5亿美元。

《纽约时报》指出，美国在芯片封装领域对海外的依赖比芯片制造对海外的依赖还要大。目前全球芯片封装业大头集中在亚洲特别是中国台湾和韩国，而美国仅占全球芯片封装总量的3%。

此次宣布的16亿美元芯片封装支持资金是美国政府新设的NAPMP项目的组成部分，该项目旗下的总资金量将达到30亿美元左右。

此前，美国政府已向包括英特尔、SK海力士、Amkor和三星电子等在内的有关企业提供优惠政策，以吸引其在美国境内建立芯片封装工厂。美国商务部副部长洛卡西奥信心满满地宣称，在10年之内，美国就能建成本土芯片封装产业，届时美国和海外生产的尖端芯片都能在美国本土实现封装。

产业链厂商强势入局

● Amkor，美国OSAT独苗

目前美国有25家OSAT供应商，但并非所有供应商都能提供先进封装能力。其中美国最著名的OSAT供应商是Amkor。

2023年11月底，Amkor宣布投资约20亿美元，在美国亚利桑那州建造一座先进封装和测试设施，以实现有弹性的半导体供应链，建成后将是美国最大的OSAT先进封装设施。

Amkor称该先进封装和测试设施将为世界上最先进的半导体提供完整的端到端先进封装，用于高性能计算、人工智能、通信和汽车终端市场。并且，其先进封装技术如2.5D技术和其他下一代技术将被采用其中。

Amkor现有封装工艺介绍（图源：Amkor）

Amkor总裁兼首席执行官Giel Rutten表示：“美国半导体供应链的扩张正在进行中，作为美国最大的先进封装公司，我们很高兴能在增强美国先进封装能力方面发挥领导作用，并成为强大的美国半导体生态系统的一部分。”

7月26日消息，美国商务部宣布与Amkor签署了一份不具约束力的初步备忘录（PMT），美国政府将根据《芯片和科学法案》向Amkor授予至多4亿美元直接资金资助和2亿美元贷款。这笔拟议的资金将支持Amkor在亚利桑那州皮奥里亚的一个绿地项目投资约20亿美元和2000个工作岗位。

据了解，Amkor亚利桑那州皮奥里亚工厂的初始建设阶段预计为3年，即2027年投入运营。Amkor工厂与Intel Foundry和台积电在亚利桑那州的晶圆厂相邻，使用上述晶圆代工服务的芯片设计公司能够在该州封装他们的芯片。

据悉，苹果将成为该设施的第一个也是最大的客户，苹果已公开认可Amkor在亚利桑那州的封装设施，并表示将使用台积电和Amkor在亚利桑那州的服务来制造和封装其芯片。

从本质上讲，Amkor的设施实现了强大的国内半导体供应链，并将Amkor定位为无晶圆厂芯片设计公司和晶圆代工厂的关键合作伙伴。

此外，Amkor近年来一直在扩大其封装市场上的投资，并通过收购J-Devices和NANIUM S.A.两家公司进一步丰富了公司的产品线和技术能力。

● Intel，先进封装的佼佼者

作为美国本土的IDM和晶圆代工大厂，英特尔同样在积极布局先进封装。

通过多年技术探索，相继推出了EMIB、Foveros和Co-EMIB等多种先进封装技术，力图通过2.5D、3D和埋入式等多种异构集成形式实现互连带宽倍增与功耗减半的目标。

EMIB是英特尔在2.5D IC上的尝试，其全称是“Embedded Multi-Die Interconnect Bridge”。因为没有引入额外的硅中介层，而是只在两枚裸片边缘连接处加入了一条硅桥接层，并重新定制化裸片边缘的I/O引脚以配合桥接标准。

2018年12月，英特尔展示了名为“Foveros”的全新3D封装技术，这是继2018年推出突破性的EMIB封装技术之后，英特尔在先进封装技术上的又一个飞跃。

图源：Intel

英特尔在Foveros技术上首次引入3D堆叠的概念，可实现在逻辑芯片上堆叠逻辑芯片，进行横向和纵向之间的互连，凸点间距进一步降低为50-25um。

Foveros可以将不同工艺、结构、用途的芯片整合到一起，从而将更多的计算电路组装到单个芯片上，实现高性能、高密度和低功耗。该技术提供了极大的灵活性，设计人员可以在新的产品形态中“混搭”不同的技术专利模块、各种存储芯片、I/O配置，并使得产品能够分解成更小的“芯片组合”。

可以认为，Foveros为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。

2019年，英特尔再次推出了一项新的封装技术Co-EMIB，这是一个将EMIB和Foveros技术相结合的创新应用。Co-EMIB能够让两个或多个Foveros元件互连，并且基本达到单芯片的性能水准。设计人员也能够利用Co-EMIB技术实现高带宽和低功耗的连接模拟器、内存和其他模块。

英特尔先进封装技术路线图

（图源：Intel）

从英特尔的先进封装技术发展路线图能看到，其先进封装主要关注互连密度、功率效率和可扩展性三个方面。其中，Foveros和混合键合技术主要关注功率效率、互连密度方面，而Co-emib和ODI技术则体现了集成的可扩展性特点。

从Foveros到混合键合技术，英特尔逐渐实现凸点间距越来越小，使系统拥有更高的电流负载能力、更好的热性能。未来英特尔将继续致力于实现每毫米立方体里功能最大。

去年5月，英特尔发布了先进封装技术蓝图，计划将传统基板转为更为先进的玻璃材质基板。

英特尔先进封装技术蓝图（图源：Intel）

报道称，英特尔此举是对材料进行转换以实现超越现有塑料基板限制的高性能半导体的尝试。

随着3D封装的普及，厚度是一个更受关注的因素。通过垂直堆叠半导体来提高性能，其关键是减小基板的厚度。玻璃载板具有平坦的表面并且可以做得很薄，与ABF塑料相比，其厚度可以减少一半左右，减薄可以提高信号传输速度和功率效率。因此，英特尔有望通过玻璃载板改进3D封装结构。

另外，随着ChatGPT引发的计算需求暴涨，硅光模块中的CPO（共封装光学）技术作为优化算力成本的关键技术，发展潜力巨大。英特尔也正在布局于此。

与传统的光模块相比，CPO在相同数据传输速率下可以减少约50%的功耗，将有效解决高速高密度互连传输场景下，电互连受能耗限制难以大幅提升数据传输能力的问题。与此同时，相较传统以III-V材料为基础的光技术，CPO主要采用的硅光技术具备成本、尺寸等优势。

过去很长时间内，英特尔的封装技术主要用在自家产品上，对市场造成的影响较小。而随着英特尔提出IDM 2.0发展策略，晶圆代工业务成为英特尔重要转型项目，除了为高通等无厂半导体企业代工制造以外，其封装技术也是英特尔极力推销的对象。英特尔表示，客户可选择由台积电、GF等进行代工，之后利用英特尔技术进行封装、测试，这一模式将为客户带来更灵活的产品制造方式。

英特尔强调，目前已经与全球前10大芯片封装厂旗下客户进行洽谈，并且获得Cisco、AWS在内业者青睐。

据悉，英特尔积极布局先进封装技术和产能，除了在美国新墨西哥州、亚利桑那州，也正扩充马来西亚槟城新厂和波兰建厂计划，进一步巩固其在全球先进封装领域的地位。

● 积极吸引外企赴美

与此同时，美国的补贴政策不仅吸引了本土企业的积极参与，还吸引了国际企业的关注和投资。 在《芯片和科学法案》的激励下，已有多家外国企业计划将封装项目落地美国。例如，韩国芯片制造商SK海力士公司计划在美国投资150亿美元建立先进的封装设施；三星投资400亿美元用于在美国德克萨斯州进行芯片制造，其中包括一项建设先进封装工厂的计划，三星位于德克萨斯州的新工厂将具备2.5D和HBM封装能力；台积电也正在与亚利桑那州谈判，可能在该州建设先进封装厂。

● EDA工具供应商

芯片设计是一个高度复杂的、长期的过程，如果没有EDA工具的帮助，几乎不可能创建芯片设计。EDA工具对于先进封装操作也很重要，各种类型的EDA工具用于对封装的可靠性、封装天线的设计以及封装设计的许多其他方面进行建模和分析。

Synopsys、Cadence和Ansys（已被Synopsys收购）等公司提供扩展的EDA工具选项来进行芯片设计和封装。例如，Cadence 最近开始提供其 3DIC SiP 仿真工具库存；借助Ansys，可以在AiP中建模和设计天线。因此，美国主要的EDA工具公司提供了设计先进封装所需的EDA工具。

此外，Synopsys近日还宣布了进一步扩大与台积电的合作，双方携手通过可支持最新3Dblox 2.0标准和台积公司3DFabric™技术的全面解决方案不断优化多裸晶系统（Multi-Die）设计。

Synopsys多裸晶系统解决方案包括“从架构探索到签核”统一设计平台3DIC Compiler，可提供行业领先的设计效率，来实现芯片的容量和性能要求。此外，Synopsys UCIe IP也已在台积公司领先的N3E先进工艺上取得了首次通过硅片的成功，实现die-to-die高速无缝互连。

同时，Synopsys和Ansys持续合作，将Synopsys 3DIC Compiler和Ansys多物理分析技术相集成，提供系统级效果的签核准确性。Synopsys 3DIC Compiler还可与Synopsys测试产品互操作，以确保批量测试和质量。

3DIC互连的全景图（图源：IEEE）

此外，Synopsys 3DIO平台提供灵活性、可扩展性和最佳性能。

据了解，Synopsys 3DIO平台专为多芯片异构集成而调整，提供多功能解决方案，实现3D堆叠中功率、性能和面积（PPA）的最佳平衡，以满足新兴封装需求。此外，该平台还能加快时序收敛，这是芯片对芯片集成中的关键挑战。

Synopsys 3DIO平台架构支持2.5D、3D和SoIC封装（图源：Synopsys）

Synopsys的3DIO平台为客户提供多功能解决方案，以实现可调的集成多芯片设计结构。新思科技 3DIO平台的最优面积经过精心设计，以适应BUMPs，在实现和信号布线方面提供显著优势。在3D堆叠技术中，用于信号传输的源同步时钟设计可以帮助客户实现更低的BER并简化时序收敛。Synopsys 3DIO平台专为多芯片集成而量身定制，使客户能够创建高效的芯片设计，并加快上市时间，利用Synopsys 3DIC编译器加速集成并为给定技术提供优化的PPA。

除了3DIO平台外，Synopsys多芯片解决方案还包括UCIe IP和HBM3 IP等。

● 设备供应商

封装制造的不同阶段使用各种类型的设备，例如切割、引线键合、微凸块和混合键合等。比如在WLP中，需要对晶圆进行切割，然后在晶圆顶部形成RDL，此步骤需要用于芯片制造的传统光刻设备；倒装芯片键合设备通过将芯片上的焊料凸块精确定位并键合到基板上相应的焊盘上，将IC芯片直接连接到基板或PCB上，从而实现高密度互连。以及各种测试和检验设备用于验证封装IC的功能和质量，这包括自动光学检测 (AOI) 系统、X 射线检测机、电气测试仪和其他专用测试工具等。

在设备领域，应用材料和泛林集团是美国半导体行业和先进封装设备供应商的典型例子。除此之外，KLA、Onto Innovation、Nordson、Thermo Fisher Scientific 和 Bruker 还提供各种满足测量需求的设备。美国公司为制造过程的各个阶段提供必要的检验和测量工具。

● 材料供应商

半导体先进封装需要复杂的制造和工艺流程，例如切割晶圆、将其放入模具和引线键合、堆叠或封装芯粒。在工艺流程的不同阶段，需要不同的原材料，例如介电材料、引线框架、粘合剂、密封剂和模塑料等是封装芯片最关键的材料。

该图解释了典型的晶圆级封装工艺流程，每个步骤所需的材料不同

从供应链来看，尽管美国有封装所需原材料的供应商，但大部分材料由日本、中国大陆和中国台湾供应。美国目前拥有10%的半导体材料市场份额，这可能会给包括先进封装在内的半导体供应链带来漏洞。为了支持先进封装制造，美国正在进一步加强投资来确保原材料供应链的安全。

例如去年11月，日本半导体材料制造商Resonac宣布，将在美国硅谷建立一个先进半导体封装和材料研发中心。Resonac的前身是昭和电工，是薄膜等包装材料的领先制造商，计划2025年在新中心开始营运。

今年5月，美国商务部表示，计划向Absolics（韩国SK集团旗下SKC的美国子公司）拨款7500万美元，用于在佐治亚州建造一座12万平方英尺的工厂，为美国的半导体行业供应先进材料。该奖励还将支持佐治亚州卡温顿的1000个建筑工作岗位和200个制造和研发工作岗位。Absolics的玻璃基板允许将处理芯片和存储芯片封装到单个设备中，从而实现更快、更高效的计算。

此外，关于在建的晶圆厂或代工厂是否也计划整合先进封装业务，目前还没有足够的公开信息。因此，不仅需要确保IDM和代工厂计划发展先进封装业务，还需要鼓励第三方OSAT企业在美国发展能力、产能并做好准备，以满足未来对先进封装业务的需求。

对于美国发展先进封装制造计划的影响和启示， 笔者认为：

1）旨在加强美国产品和技术优势：依据计划主要投资领域，未来将补贴在美国生产的先进封装产品，降低其研发、制造、生产成本，加强其产品竞争力。

2）美国并未放缓关键领域“去风险化”步伐：美国商务部在宣布NAPMP计划时表示，“在美国制造芯片，然后把它们运到海外进行封装，会给供应链和国家安全带来风险，这是无法接受的”。因此，在美国芯片法案的激励下，已经有不少外国企业计划将封装项目落地美国。以该计划为核心打造的产业联盟体系将会在未来有更大的话语权，构建其内生的产业生态壁垒。

写在最后

从去年底开始，美国政府启动了《芯片和科学法案》的拨款，为美国半导体研发、制造和劳动力发展提供了527亿美元。此外，该计划还为半导体和相关设备制造的资本支出提供25%的投资税收抵免。

在政策和资金的支持下，刺激了大量半导体制造业务的重组活动。半导体制造设施的建设在美国蓬勃发展，促进美国本地的芯片生产规模和能力。

与之对应的是，如果美国不能建立一个稳固而强大的先进封装生态系统，那么全国各地的新生产设施所生产的芯片将不得不像以前一样被送往海外设施进行封装。上文提到，这会给供应链和国家安全带来风险，这也是美国无法接受的。

因此，美国对先进封装制造能力也给予了相当的重视。

但环顾产业现状，先进封装市场的参与者和商业模式正在不断扩大和演变，这一领域的竞争变得更加激烈，其他国家也在积极发展该产业。美国此次在先进封装领域的大规模投资和积极布局，也容易引发其他国家和地区加大对先进封装产业的投入，美国的先进封装产业或许也将面临来自其他国家的新的竞争压力。

另一方面，尽管美国在晶圆制造和先进封装领域的投资力度不断加大，但人力成本较高和行业人才短缺仍是其面临的一个挑战。

据行业专家表示，美国半导体行业的劳动力发展遇到了一些关键挑战，如学生对硬件电子技术缺乏兴趣、课程过时而忽视现代半导体技术、人才留存问题以及师资和基础设施老化等。解决这些障碍对于促进该行业未来的发展和创新至关重要。

因此，为了在人才争夺战中保持竞争力，美国政府和企业正在探索再培训、自动化和扩大人才梯队等战略，尝试在国家层面投资和鼓励年轻一代，以满足晶圆制造厂、先进封装等行业需求并维持未来增长。

例如，《芯片和科学法案》已经激励了教育领域的重大活动，超过50所社区学院宣布开设或扩大半导体相关课程。英特尔、台积电、三星和美光等主要芯片制造商已分别拨出资金专门用于劳动力发展，作为其人才培养的一部分贡献。

总的来看，美国正在采取雄心勃勃的“全方位”行动计划， 围绕晶圆制造、先进封装、人才培养等多项并举，致力于实现其重振半导体产业的野心。

深圳高质量发展与新结构研究院：美国国家芯片先进封装制造计划解析；

战略科技前沿：美国发布《国家先进封装制造计划愿景》报告；

巨头们的先进封装技术解读

来源：内容由半导体行业观察（ID：icbank）编译自semianalysis，谢谢。

在上《先进封装最强科普》中，我们对市场上的先进封装需求进行了一些讨论。但其实具体到各个厂商，无论是英特尔（EMIB、Foveros、Foveros Omni、Foveros Direct）、台积电（InFO-OS、InFO-LSI、InFO-SOW、 InFO-SoIS、CoWoS-S、CoWoS-R、CoWoS-L、SoIC）、三星（FOSiP、X-Cube、I-Cube、HBM、DDR/LPDDR DRAM、CIS）、ASE（FoCoS、FOEB）、索尼（ CIS)、美光 (HBM)、SKHynix (HBM) 还是YMTC (XStacking)，他们的封装的各不相同，而且这些封装类型也被我们所有最喜欢的 AMD、Nvidia 等公司使用。在本文中，我们将解释所有这些类型的封装及其用途。

倒装芯片是引线键合后常见的封装形式之一。它由来自代工厂、集成设计制造商和外包组装和测试公司等众多公司提供。在倒装芯片中，PCB、基板或另一个晶圆将具有着陆焊盘。然后将芯片准确地放置在顶部，并使用凸块接触焊盘，之后芯片被送到回流焊炉，加热组件并回流焊凸点以将两者结合在一起。焊剂被清除，底部填充物沉积在两者之间。这只是一个基本的工艺流程，因为有许多不同类型的倒装芯片，包括但不限于fluxless。

虽然倒装芯片非常普遍，但间距小于 100 微米的高级版本则不太常见。关于我们在第 1 部分中建立的先进封装的定义，只有台积电、三星、英特尔、Amkor 和 ASE 涉及使用倒装芯片技术的大量逻辑先进封装。其中 3 家公司也在制造完整的硅片，而另外两家公司则是外包组装和测试 (OSAT)。这个尺寸就是大量不同类型倒装芯片封装类型开始涌入的地方。我们将以台积电为例，然后扩展并将其他公司的封装解决方案与台积电的封装解决方案进行比较。台积电所有封装选项的最大差异与基板材料、尺寸、RDL 和堆叠有关。

在标准倒装芯片中，最常见的基板通常是有机层压板，然后覆以铜。从这里开始，布线围绕核心两侧构建，讨论最多的是 Ajinomoto build-up films (ABF)。该内核在顶部构建了许多层，这些层负责在整个封装中重新分配信号和功率。这些承载信号的层是使用干膜层压（dry film lamination）和使用 CO2 激光或紫外线激光进行图案化构建的。

这就是台积电的专业知识开始发挥其集成扇出 (InFO) 的地方。台积电没有使用 ABF 薄膜的标准流程，而是使用与硅制造更相关的工艺。台积电将使用东京电子涂布机/显影剂、ASML 光刻工具、应用材料铜沉积工具以光刻方式定义再分布层。重新分布层（RTL）比大多数 OSAT 可以生产的更小、更密集，因此可以容纳更复杂的布线。此过程称为扇出晶圆级封装 (FOWLP)。ASE 是最大的 OSAT，他们提供 FoCoS（基板上的扇出芯片），这是 FOWLP 的一种形式，它也利用了硅制造技术。三星还有他们的扇出系统封装 (FOSiP)，主要用于智能手机、智能手表、通信和汽车。使用 InFO-R (RDL)，TSMC 可以封装具有高 IO 密度、复杂路由和/或多个芯片的芯片。使用 InFO-R 最常见的产品是 Apple iPhone 和 Mac 芯片，但也有各种各样的移动芯片、通信平台、加速器，甚至网络交换机 ASIC。三星还凭借 Cisco Silicon One 在网络交换机 ASIC 扇出市场中获胜。InFO-R 的进步主要与扩展到具有更多功耗和 IO 的更大封装尺寸有关。

有不少传言称 AMD 将为其即将推出的 Zen 4 客户端（如上图所示）和服务器 CPU 采用扇出封装。SemiAnalysis 可以确认基于 Zen 4 的桌面和服务器产品将使用扇出。然后，该扇出将传统地封装在标准有机基板的顶部，该基板的底部将具有 LGA 引脚。包装这些产品的公司和转向扇出的技术原因将后面揭晓。

标准封装将具有核心基板，每侧有 2 到 5 层重分布层 (RDL)，包括更高级的集成扇出。台积电的 InFO-SoIS（集成基板系统）将这一概念提升到一个新的水平。它提供多达 14 个重新分布层 (RDL)，可在芯片之间实现非常复杂的布线。在靠近管芯的基板上还有一层更高密度的布线层。

TSMC 还提供InFO-SOW（晶圆上系统），它允许扇出包含数十个芯片的整个晶圆的大小。我们撰写了有关使用这种特殊包装形式的 Tesla Dojo 1 的文章。我们还在特斯拉去年的 AI 日公布这项技术的几周前独家披露了该技术的使用情况。特斯拉将在 HW 4.0 中使用三星 FOSiP。

最后，在台积电的集成扇出阵容中，还有 InFO-LSI（本地硅互连）。InFO-LSI 是 InFO-R，但在多个芯片下方有一块硅。这种局部硅互连将开始作为多个die之间的无源互连，但未来可以演变为有源（晶体管和各种 IP）。它最终也将缩小到 25 微米，但我们认为第一代不会出现这种情况。第一款采用这种类型封装的产品将在后面展示。立即想到的比较最有可能是英特尔的 EMIB（嵌入式多芯片互连桥），但这并不是真正的最佳选择。它更像是 Intel 的 Foveros Omni 或 ASE 的 FOEB。让我们解释一下。

英特尔的嵌入式多芯片互连桥被放置在传统的有机基板腔体中。然后继续构建衬底。虽然这可以由英特尔完成，但 EMIB 的放置和构建也可以由传统的有机基板供应商完成。由于 EMIB 芯片上的大焊盘以及沉积层压布线和通孔的方法，不需要在基板上非常准确地放置芯片。

通过继续使用现有的有机层压板和 ABF 供应链，英特尔放弃了更昂贵的硅基板材料和硅制造工艺。总的来说，这条供应链是商品化的，尽管目前由于短缺而相当紧张。自 2018 年以来，英特尔的 EMIB 一直在产品中发货，包括 Kaby Lake G、各种 FPGA、Xe HP GPU 和某些云服务器 CPU，包括 Sapphire Rapids。目前所有 EMIB 产品都使用 55 微米，但第二代是 45 微米，第三代是 40 微米。

英特尔可以通过这个芯片将功率推送到上面的有源芯片。如果需要，英特尔还可以灵活地设计封装以在没有 EMIB 和某些小芯片的情况下运行。在英特尔 FPGA 的一些拆解发现，如果英特尔发货的 SKU 不需要它，英特尔将不会放置 EMIB 和有源芯片。这允许围绕某些细分市场的物料清单进行一些优化。最后，英特尔还可以通过仅在需要的地方使用硅桥来节省制造成本。这与台积电的 CoWoS 形成鲜明对比，后者将所有芯片都放置在单个大型无源硅桥的顶部。稍后会详细介绍，但台积电的 InFO-LSI 和英特尔的 EMIB 之间的最大区别在于基板材料和制造工艺的选择。

更复杂的是，日月光还拥有自己的2.5D封装技术，与英特尔的EMIB和台积电的InFO-LSI截然不同。它被用于 AMD 的 MI200 GPU，该 GPU 将用于多台高性能计算机，包括美国能源部的 Frontier exascale 系统。ASE 的 FOEB 封装技术与台积电的 InFO-LSI 更相似，因为它也是扇出。TSMC 使用标准的硅制造技术来构建 RDL。一个主要区别是 ASE 使用玻璃基板面板而不是硅。这是一种更便宜的材料，但它还有一些其他好处，我们将在后面讨论。

ASE 不是将无源互连芯片嵌入基板的空腔中，而是放置芯片，构建铜柱，然后构建整个 RDL。在 RDL 之上，有源硅 GPU die和 HBM die使用微凸块进行连接。然后使用激光脱模工艺将玻璃中介层从封装中移除，然后在使用标准倒装芯片工艺将其安装到有机基板上之前完成封装的另一面。ASE 对 FOEB 与 EMIB 提出了许多声明，但有些是完全错误的。ASE 需要推销他们的解决方案是可以理解的，但让我们消除噪音。EMIB 收益率不在 80% 到 90% 的范围内。EMIB 的收益率接近 100%。第一代 EMIB 在芯片数量方面确实有缩放限制，但第二代没有。事实上，英特尔将发布有史以来最大封装的产品，一种采用第二代 EMIB 的92mm x 92mm BGA 封装的高级封装。通过在整个封装中使用扇出和光刻定义的 RDL，FOEB 确实保留了布线密度和芯片到封装凸点尺寸方面的优势，但这也更昂贵。与台积电相比，最大的区别似乎是最初的玻璃基板材料与硅。部分原因可能是因为 ASE 的成本受到更多限制。ASE 必须以更低的价格提供出色的技术来赢得客户。台积电是芯片大师，专注于他们熟悉的技术，台积电有着将技术推向极致的文化，在这种推动下，他们最好选择硅。现在回到台积电的其他高级封装选项，因为我们还有一些要做。CoWoS 平台还有 CoWoS-R 和 CoWoS-L 平台。它们与 InFO-R 和 InFO-L 几乎 1 比 1 对应。这两者之间的区别更多地与过程有关。InFO 是先芯片工艺，首先放置芯片，然后围绕它构建 RDL。使用 CoWoS，先建立 RDL，然后放置芯片。对于大多数试图了解高级封装的人来说，区别并不那么重要，所以今天我们将轻松地讨论这个话题。

最大的亮点是 CoWoS-S（硅中介层）。它涉及采用已知良好的芯片，倒装芯片将其封装到无源晶圆上，该晶圆上具有图案化的导线。这就是 CoWoS 名称的来源，Chip on Wafer on Substrate。从长远来看，它是体积最大的 2.5D 封装平台。如第 1 部分所述，这是因为 P100、V100 和 A100 等 Nvidia 数据中心 GPU 使用 CoWoS-S。虽然 Nvidia 的销量最高，但 Broadcom、Google TPU、Amazon Trainium、NEC Aurora、Fujitsu A64FX、AMD Vega、Xillinx FPGA、Intel Spring Crest 和 Habana Labs Gaudi 只是 CoWoS 使用的几个值得注意的例子。大多数使用 HBM 计算的重型芯片，包括来自各种初创公司的 AI 训练芯片都使用 CoWoS。为了进一步说明 CoWoS 的普及程度，这里有一些来自 AIchip 的引述。AIchip是一家台湾设计和IP公司，主要利用台积电CoWoS平台协助与AI芯片相关的EDA、物理设计和产能工作。台积电甚至没有参加与 CoWoS 容量相关的所有会议，因为台积电已经销售了他们生产的所有产品，而且要支持所有这些设计需要太多的工程时间。另一方面，台积电的客户集中度较高（英伟达），因此台积电希望与其他公司合作。AIchip 有点像中间人，即使 Tier 1 客户（Nvidia）预订了一切，AIchip 仍然获得一些容量。即便如此，他们也只能得到他们想要的 50%。让我们转身看看英伟达在做什么。在第三季度，他们的长期供应义务跃升至 69亿美元，更重要的是，Nvidia 预付款16.4亿美元，并且未来将再预付款17.9亿美元。英伟达正在吞噬供应，特别是针对 CoWoS。

回到技术上，CoWoS-S 多年来经历了一次演变。主要特点是中介层面积越来越大。由于 CoWoS 平台使用硅制造技术，因此它遵守称为光罩限制的原则。使用 193nm ArF 光刻工具可以印刷的最大尺寸为 33mm x 26mm (858mm 2 )。硅中介层的主要用途也是光刻定义的，即连接位于其上的芯片的非常密集的电线。英伟达的芯片早已接近标线限制，但仍需要连接到封装的高带宽内存。

上图包含一个 Nvidia V100，这是 Nvidia四年前推出的 GPU，它的面积是 815平方毫米。一旦包含 HBM，它就会超出光刻工具可以打印的光罩限制，但台积电想出了如何连接它们。台积电通过做光罩拼接来实现这一点。台积电在此增强了他们的能力，可以为硅中介层提供 3 倍大小的掩模版。鉴于标线拼接的局限性，英特尔 EMIB、TSMC LSI 和 ASE FOEB 方法具有优点。他们也不必处理与大型硅中介层一样多的费用。

除了增加掩模版尺寸外，他们还进行了其他改进，例如将微凸块从焊料改为铜以提高性能/功率效率、iCap、新的 TIM/盖子封装等。有一个关于 TIM/盖子包装的有趣故事。在Nvidia V100上，Nvidia 拥有一个无处不在的 HGX 平台，该平台可以运送到许多服务器 ODM，然后运送到数据中心。可以应用于冷却器螺钉以实现正确安装压力的扭矩非常具体。这些服务器 ODM 在这些价值 10,000 美元的 GPU 上过度拧紧了冷却器和芯片。Nvidia 的 A100 转移到在芯片上有盖子的封装，而不是直接冷却芯片。当 Nvidia 的 A100 和未来的 Hopper DC GPU 仍然需要散发大量热量时，这类封装的问题就会出现。为了解决这个问题，台积电和英伟达在封装上进行了很多优化。三星也有类似于 CoWoS-S 的 I-Cube 技术。三星使用这种封装的唯一主要客户是百度的 AI 加速器。

接下来我们有 Foveros。这就是英特尔的3D芯片堆叠技术。Foveros 不是一个裸片在另一个裸片的顶部活动，而后者本质上只是密集的导线，Foveros 涉及两个包含活动元素的裸片。有了这个，英特尔第一代 Foveros 于 2020 年 6 月在 Lakefield 混合 CPU SOC 中推出。该芯片不是特别大的容量或令人叹为观止的芯片，但它是英特尔的许多第一款芯片，包括 3D 封装和他们的第一个混合 CPU 内核具有大性能核心和小效率核心的架构。它采用了 55 微米的凸点间距。

下一个 Foveros 产品是 Ponte Vecchio GPU，经过多次延迟，它应该在今年推出。它将包括与 EMIB 和 Foveros 一起封装的 47 个不同的有源小芯片。Foveros 芯片到芯片的连接采用 36 微米的凸点间距。未来，英特尔的大部分客户端阵容都将采用3D堆栈技术，包括代号为Meteor Lake、Arrow Lake、Lunar Lake的客户端产品。Meteor Lake 将是首款采用 Foveros Omni 和 36 微米凸点间距的产品。第一个包含 3D 堆栈技术的数据中心 CPU 代号为 Diamond Rapids，其名称是 Granite Rapids。我们将在本文中讨论其中一些产品使用的节点以及英特尔与台积电的关系。

Foveros Omni 的全称是 Foveros Omni-Directional Interconnect (ODI)。它弥补了 EMIB 和 Foveros 之间的差距，同时还提供了一些新功能。Foveros Omni 可以作为两个其他芯片之间的有源桥接芯片，作为完全位于另一个芯片下方的有源芯片，或位于另一个芯片顶部但悬垂的芯片。

Foveros Omni 从未像 EMIB 那样嵌入基板内部，它在任何情况下都完全位于基板之上。堆叠类型会导致封装基板与位于其上的芯片的连接高度不同的问题。英特尔开发了一种铜柱技术，让他们可以将信号和电源传输到不同的 z 高度并通过芯片，这样芯片设计人员在设计 3D 异构芯片时可以有更多的自由。Foveros Omni 将从 36 微米的凸点间距开始，但在下一代将降低到 25 微米。我们要注意的是，DRAM 还使用了先进的 3D 封装。HBM 多年来一直在三星、SK 海力士和美光使用先进封装。将制造存储单元并连接到暴露并形成微凸块的 TSV。最近，三星甚至开始推出 DDR5 和 LPDDR5X 堆栈，它们利用类似的堆栈技术来提高容量。SKHynix 正在其 HBM 3 中引入混合键合。SKHynix 将把 12 个芯片键合在一起，每个芯片的厚度约为 30 微米，并带有混合键合 TSV。

混合键合是一种技术，它不使用凸点，而是将芯片直接与硅通孔连接。如果我们回到倒装芯片工艺，没有凸块形成、助焊剂、回流或模下填充芯片之间的区域。铜直接遇到铜。实际过程非常困难，上面部分详述。在本系列的下一部分中，我们将深入研究工具生态系统和混合绑定类型。与之前描述的任何其他封装方法相比，混合键合能够实现更密集的集成。

最著名的混合键合芯片当然是最近宣布的 AMD 的 3D 堆叠缓存，它将于今年晚些时候发布。这利用了台积电的 SoIC 技术。英特尔的混合键合品牌称为 Foveros Direct，三星的版本称为 X-Cube。Global Foundries 公开了使用混合键合技术的 Arm 测试芯片。产量最高的混合键合半导体公司不是台积电，今年甚至明年也不会是台积电。出货最多的混合键合芯片的公司实际上是拥有 CMOS 图像传感器的索尼。事实上，假设你有一部高端手机，你的口袋里可能有一个包含混合粘合 CMOS 图像传感器的设备。如第 1 部分所述，索尼已将间距缩小至 6.3 微米，而 AMD 的 V-cache 间距为 17 微米。

目前索尼提供 2 stack 和 3 stack 版本。在 2 堆栈中，像素位于电路的顶部。在 3 堆栈版本中，像素堆叠在电路顶部的 DRAM 缓冲区缓存的顶部。随着索尼希望将像素晶体管从电路中分离出来并创建具有多达 4 层硅的更先进的相机，进步仍在继续。由于其 CMOS 图像传感器业务，三星是混合键合芯片的第二大出货量出货商。混合键合的另一个即将大批量应用是来自长江存储技术公司的 Xtacking。YMTC 使用晶圆到晶圆键合技术将 CMOS 外围堆叠在 NAND 门下方。我们在这里详细介绍了这项技术的好处，但简而言之，它允许 YMTC 在给定一定数量的 NAND 层数的情况下安装更多的 NAND 单元，而不是任何其他 NAND 制造商，包括三星、SK 海力士、美光、Kioxia 和西部数据。关于各种类型的倒装芯片、热压键合和混合键合工具，有很多话要说，但我们将把这些留到下一篇。投资者对 Besi Semiconductor、ASM Pacific、Kulicke 和 Soffa、EV Group、Suss Microtec、SET、Shinkawa、Shibaura 和 Applied Materials 的共同认识是不正确的，这里的各种公司和封装类型使用工具的多样性非常广泛. 但赢家并不像看起来那么明显。

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